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  • 计算机组成原理课程设计-定点原码一位乘法器的设计课 程 设 计 报 告课程设计名称:计算机组成原理课程设计课程设计题目:定点原码一位乘法器的设计院(系):计算机学院专 业:班 级:4401102学 号:208姓 名:指导...

    计算机组成原理课程设计-定点原码一位乘法器的设计

    课 程 设 计 报 告

    课程设计名称:计算机组成原理课程设计

    课程设计题目:定点原码一位乘法器的设计

    院(系):计算机学院

    专 业:

    班 级:4401102

    学 号:208

    姓 名:

    指导教师:

    完成日期:

    目 录

    第1章 总体设计方案1

    1.1 设计原理1

    1.2 设计环境2

    第2章 详细设计方案3

    2.1 顶层方案图的设计与实现3

    2.1.1创建顶层图形设计文件3

    2.1.2器件的选择与引脚锁定4

    2.2第二层模块的设计与实现5

    2.3 功能模块的设计与实现5

    2.3.1移位模块的设计与实现5

    2.3.2 乘数移位模块的设计与实现7

    2.3.3选择模块的设计与实现9

    2.3.4 控制模块的设计与实现11

    2.3.5 其他模块的设计与实现13

    2.4 仿真调试13

    第3章 编程下载与硬件测试16

    3.1 编程下载16

    3.2硬件测试及结果分析16

    参考文献17

    附 录(电路原理图)18

    第1章 总体设计方案

    1.1 设计原理

    原码一位乘,两个原码数相乘,其乘积的符号为相乘两数符号的异或值,数值则为两数绝对值之积。

    例:X=0.1100,Y=0.1110,计算乘积X*Y。

    0.1100

    * 0.1110

    0000

    1100

    1100

    1100

    0在计算时,逐次按乘数每1位上的值是1还是0,决定相加数取被乘数的值还是取零值,而且相加数逐次向左偏移1位,最后一起求积。

    由于在计算机内多个数据一般不能同时相加,一次加法操作只能求出两数之和,因此每求得一个相加数,就与上次部分积相加每次计算时,相加数逐次向左偏移一位,由于最后的乘积位数是乘数(被乘数)的两倍,因此加法器也需增到两倍。部分积右移时,乘数寄存器同时右移一位,所以用乘数寄存器的最低位来控制相加数取被乘数或零,同时乘数寄存器接收部分积右移出来的一位,完成运算后,部分积寄存器保存乘积的高位部分,乘数寄存器中保存乘积的低位部分。

    根据人工算法可以知道,原码一位乘法的整体设计应包括乘数寄存器,被乘数寄存器,移位电路,控制器,部分积五大模块,包含一个输入、输出、控制器模块,并作为顶层设计,以上五大模块作为底层设计,采用硬件器件设计实现。

    因此,可以得出以下原理框图设计如图1.1所示:

    图1.1 原码一位乘的逻辑电路框图

    如上逻辑框图1.1中所示,其中B为被乘数寄存器,用来存放被乘数,C为乘数寄存器,用来存放乘数并且移位,A为部分积寄存器,存放每次相加并移位后的数据,ALU加法器实现加法操作,移位电路用来对相加后的数据作移位处理,计数器控制移位次数和输出结果。

    1.2 设计环境

    ·硬件环境:伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机;

    ·EDA环境:Foundation f3.1设计软件。该设计由设计入口工具,设计实现工具,验证工具三大部分组成.入口工具包括原理图设计,有限状态编辑器,硬件描述语言编辑器等。

    第2章 详细设计方案

    2.1 顶层方案图的设计与实现

    顶层方案图实现原码一位乘的逻辑功能,采用原理图设计输入方式完成,电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后,把输入/输出信号安排到XCV200指定的引脚上去,实现芯片的引脚锁定。

    2.1.1创建顶层图形设计文件

    顶层图形文件由一个运算器模块组成,乘数X[7:0],被乘数Y[7:0],符号位XA,YA,脉冲CLK,清零端CLR,打入端LOAD,结果OUT[16:0],顶层图设计如下:

    图2.1 原码一位乘顶层图形文件结构

    2.1.2器件的选择与引脚锁定

    (1)器件的选择

    由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板,故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。另外,在这次的设计中还有的涉及Verilog语言编程。

    (2)引脚锁定

    把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去,实现芯片的引脚锁定,各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。

    表2.1 信号和芯片引脚对应关系

    图形文件中的输入/输出信号XCV200芯片引脚X[0]P47X[1]P48X[2]P49X[3]P50X[4]P53X

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  • 一种定点原码一位乘法器的设计与实现 正文 【摘要】基于计算机组成原理课程实践环节的建设,以提高学生实践技能为目的,总结教学经验,应用数字电路设计方法与技巧,考虑可行性,设计一种定点原码一位乘法器的...

    一种定点原码一位乘法器的设计与实现

    正文 

    【摘要】基于计算机组成原理课程实践环节的建设,以提高学生实践技能为目的,总结教学经验,应用数字电路设计方法与技巧,考虑可行性,设计一种定点原码一位乘法器的实现方案,包含初始化数据,启动、停止运算,显示运算过程等功能,用以指导教学实践。

    关键词】乘法器、定点原码一位乘法、计算机组成原理、计算机组成与结构

    一、引言

    在计算机组成原理知识教学过程中,关于二进制乘法运算是一个较难理解的环节,其中又以“定点原码一位乘法算法”是最基础的,针对这一算法设计实验方案,为学员提供实践环境,对深入理解这一问题、以及进一步的学习其他乘法乃至除法算法都十分重要。

    二、定点原码一位乘法算法

    两个原码数相乘,其乘积的符号为相乘两数符号的异或值,数值则为两数绝对值之积。例如:

    [X]=X0X1X2…XnX0为符号

    [Y]=Y0Y1Y2…YnY0为符号

    [X·Y]=X0⊕Y0|X1X2…Xn·Y1Y2…Yn),符号“|”表示把符号和数值邻接起来。

    在计算时,符号位和数值位分别进行计算。对于数值位,逐次按乘数每一位(从低位到高位)上的值是1还是0,决定一个相加数或者是被乘数或者是0,并向左偏移一位去加上次计算得到的和(它又被称为部分积,其初值为0),如此进行乘数位数次,最终得到乘积。在此需要注意的是:“相加数向左偏移一位后求和”和“上次计算得到的和向右偏移一位后求和”两种求和的方法是等效的,设计乘法器时采用后一种方法,其目的是寻求部份积与乘数移位方向的一致性。

    例如X的值为1101Y的数值为1011,求X·Y数值的过程如下:http://download1.csdn.net/down3/20070610/10014047167.JPG

     

    三、定点原码一位乘法器的逻辑结构

    根据以上算法,设计定点原码一位乘法器的逻辑结构如下图所示:http://download1.csdn.net/down3/20070610/10014204349.JPG

     

    其中n位寄存器S1n称为部分积寄存器,初值为0,计算结束时寄存乘积高位;一位寄存器S0用以寄存乘积符号;n+1位寄存器Y0n称为被乘数寄存器;n位寄存器X1n称为乘数寄存器,初值为乘数,计算结束时寄存乘积低位;一位寄存器X0用以寄存乘数符号。

    控制信号Scr用于S1n清零,低电平有效;Scp用于S1n的触发,上升沿有效;S0cp用于S0的触发,上升沿有效,X0cp用于X0的触发,上升沿有效,并且乘法器运行时,要求先产生X0cp,然后再产生S0cp,所以这两个信号正好应用一个正脉冲的两个边沿;Xcp用于X1n的触发,上升沿有效;Ycp用于Y0n的触发,上升沿有效;Isc用于控制X1n是选择开关组值作输入还是选择移位的部分积作输入。

    另外,寄存器X1n的最低位Xn采用“与”运算用于控制输入加法器一端的是被乘数还是0,所以为了防止发生不可预期的连加,ScpXcp必须是单稳态边沿触发信号。

    应用该电路实现定点原码一位乘法的计算过程如下:

    1)         利用n+1位开关组使用Ycp初始化被乘数寄存器Y0n为被乘数Y

    2)         利用n+1位开关组使用X0cpXcp始化乘数寄存器X0X1n为乘数X

    3)         使用S0cpS0保存结果符号。

    4)         使用Scr把部分积寄存器S1n清零。

    5)         同时发送ScpXcp信号n次后得到计算结果。

    6)         停止。

    开关组K0…KnLED组伴随计算的进行分别用以输入被乘数、乘数以及显示部分积的变化情况以及最终结果。

    四、定点原码一位乘法器的控制电路

    由于以上乘法器电路较复杂,使用过程中所需控制信号较多,操作控制较麻烦的特点,另外设计专门的控制电路为进一步验证其功能带来方便,同时也使这一设计方案自成体系,构成一个完整的应用系统。http://download1.csdn.net/down3/20070610/10014306849.JPG

    该控制电路的输出自然是乘法器所需控制信号YcpXcpS0cpX0cpScpScrIsc,考虑到这些控制信号具体应用的时态有所不同,并且有的是边沿有效,有的是电平有效,所以设计单稳态触发按钮B和开关组Kc1Kc2Kc3作为控制电路的输入,开关组的不同组合值可以标识计算过程进行的步骤。据此就可以得到如下控制电路的输入与输出信号的真值表。http://download1.csdn.net/down3/20070610/10014334305.JPG

     

    以上真值表第二步“初始化乘数”的同时,也初始化了部分积,这时部分积寄存器S1n虽然会变成不可预期的结果,但是因其无关性并不至于导致错误。因为第四步“清部分积寄存器”又使它改变为正确的初始化值。

    根据以上真值表反映的逻辑关系得到控制电路的如下逻辑电路图:

     

    在该控制电路中,三八译码器使用Kc1Kc2Kc3作由高到低的三路输入,输出信号正好用以标识计算过程中的前五个步骤,而当Kc1输入高电平时,不论Kc2Kc3为何值,都会失效,自然会使乘法器陷入停止态。

    另外,判n电路会因为计数器出现n值产生低电平,一方面禁止产生计算时的寄存器移位触发信号ScpXcp,从而停止计算;另一方面又禁止“加1计数器”继续计数,使乘法器可靠的停在结果保持态。

    五、定点原码一位乘法器的物理实现

    根据定点原码一位乘法器的逻辑结构和控制电路,可以选择目前电子市场上常见的74LS18174LS27374LS7474LS16174LS0474LS3774LS5174LS138等集成电路芯片,绘制物理布线图,并借助数字电路实验仪器或面包板连接实验电路,成功地进行4位、8位、12位、……定点原码一位乘法器的功能验证。

    六、总结

    以上遵循分析、设计、实现的思路,环环相扣地设计了一种定点原码一位乘法器的实现方案,包含了完善的功能,且自成体系,特别是其中关于无关项或无关操作应用、单稳态触发应用、结果保持、运算停止等实现细节上的方法、技巧的描述,对于指导学习或者改进算法开发更高性能的乘法器和其他相关器件都具有积极的指导意义。

    转载于:https://www.cnblogs.com/tureno/articles/2253832.html

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  • 【摘要】基于计算机组成原理课程实践环节的建设,以提高学生实践技能为目的,总结教学经验,应用数字电路设计方法与技巧,考虑可行性,设计一种定点原码一位乘法器的实现方案,包含初始化数据,启动、停止运算,显示...

    【摘要】基于计算机组成原理课程实践环节的建设,以提高学生实践技能为目的,总结教学经验,应用数字电路设计方法与技巧,考虑可行性,设计一种定点原码一位乘法器的实现方案,包含初始化数据,启动、停止运算,显示运算过程等功能,用以指导教学实践。

    关键词乘法器、定点原码一位乘法、计算机组成原理、计算机组成与结构

    一、引言

    在计算机组成原理知识教学过程中,关于二进制乘法运算是一个较难理解的环节,其中又以“定点原码一位乘法算法”是最基础的,针对这一算法设计实验方案,为学员提供实践环境,对深入理解这一问题、以及进一步的学习其他乘法乃至除法算法都十分重要。

    二、定点原码一位乘法算法

    两个原码数相乘,其乘积的符号为相乘两数符号的异或值,数值则为两数绝对值之积。例如:

    [X]=X0X1X2…XnX0为符号

    [Y]=Y0Y1Y2…YnY0为符号

    [X·Y]=X0⊕Y0|X1X2…Xn·Y1Y2…Yn),符号“|”表示把符号和数值邻接起来。

    在计算时,符号位和数值位分别进行计算。对于数值位,逐次按乘数每一位(从低位到高位)上的值是1还是0,决定一个相加数或者是被乘数或者是0,并向左偏移一位去加上次计算得到的和(它又被称为部分积,其初值为0),如此进行乘数位数次,最终得到乘积。在此需要注意的是:“相加数向左偏移一位后求和”和“上次计算得到的和向右偏移一位后求和”两种求和的方法是等效的,设计乘法器时采用后一种方法,其目的是寻求部份积与乘数移位方向的一致性。

    例如X的值为1101Y的数值为1011,求X·Y数值的过程如下:http://download1.csdn.net/down3/20070610/10014047167.JPG

    三、定点原码一位乘法器的逻辑结构

    根据以上算法,设计定点原码一位乘法器的逻辑结构如下图所示:http://download1.csdn.net/down3/20070610/10014204349.JPG

    其中n位寄存器S1n称为部分积寄存器,初值为0,计算结束时寄存乘积高位;一位寄存器S0用以寄存乘积符号;n+1位寄存器Y0n称为被乘数寄存器;n位寄存器X1n称为乘数寄存器,初值为乘数,计算结束时寄存乘积低位;一位寄存器X0用以寄存乘数符号。

    控制信号Scr用于S1n清零,低电平有效;Scp用于S1n的触发,上升沿有效;S0cp用于S0的触发,上升沿有效,X0cp用于X0的触发,上升沿有效,并且乘法器运行时,要求先产生X0cp,然后再产生S0cp,所以这两个信号正好应用一个正脉冲的两个边沿;Xcp用于X1n的触发,上升沿有效;Ycp用于Y0n的触发,上升沿有效;Isc用于控制X1n是选择开关组值作输入还是选择移位的部分积作输入。

    另外,寄存器X1n的最低位Xn采用“与”运算用于控制输入加法器一端的是被乘数还是0,所以为了防止发生不可预期的连加,ScpXcp必须是单稳态边沿触发信号。

    应用该电路实现定点原码一位乘法的计算过程如下:

    1)         利用n+1位开关组使用Ycp初始化被乘数寄存器Y0n为被乘数Y

    2)         利用n+1位开关组使用X0cpXcp始化乘数寄存器X0X1n为乘数X

    3)         使用S0cpS0保存结果符号。

    4)         使用Scr把部分积寄存器S1n清零。

    5)         同时发送ScpXcp信号n次后得到计算结果。

    6)         停止。

    开关组K0…KnLED组伴随计算的进行分别用以输入被乘数、乘数以及显示部分积的变化情况以及最终结果。

    四、定点原码一位乘法器的控制电路

    由于以上乘法器电路较复杂,使用过程中所需控制信号较多,操作控制较麻烦的特点,另外设计专门的控制电路为进一步验证其功能带来方便,同时也使这一设计方案自成体系,构成一个完整的应用系统。http://download1.csdn.net/down3/20070610/10014306849.JPG

    该控制电路的输出自然是乘法器所需控制信号YcpXcpS0cpX0cpScpScrIsc,考虑到这些控制信号具体应用的时态有所不同,并且有的是边沿有效,有的是电平有效,所以设计单稳态触发按钮B和开关组Kc1Kc2Kc3作为控制电路的输入,开关组的不同组合值可以标识计算过程进行的步骤。据此就可以得到如下控制电路的输入与输出信号的真值表。http://download1.csdn.net/down3/20070610/10014334305.JPG

    以上真值表第二步“初始化乘数”的同时,也初始化了部分积,这时部分积寄存器S1n虽然会变成不可预期的结果,但是因其无关性并不至于导致错误。因为第四步“清部分积寄存器”又使它改变为正确的初始化值。

    根据以上真值表反映的逻辑关系得到控制电路的如下逻辑电路图:

    在该控制电路中,三八译码器使用Kc1Kc2Kc3作由高到低的三路输入,输出信号 正好用以标识计算过程中的前五个步骤,而当Kc1输入高电平时,不论Kc2Kc3为何值, 都会失效,自然会使乘法器陷入停止态。

    另外,判n电路会因为计数器出现n值产生低电平,一方面禁止产生计算时的寄存器移位触发信号ScpXcp,从而停止计算;另一方面又禁止“加1计数器”继续计数,使乘法器可靠的停在结果保持态。

    五、定点原码一位乘法器的物理实现

    根据定点原码一位乘法器的逻辑结构和控制电路,可以选择目前电子市场上常见的74LS18174LS27374LS7474LS16174LS0474LS3774LS5174LS138等集成电路芯片,绘制物理布线图,并借助数字电路实验仪器或面包板连接实验电路,成功地进行4位、8位、12位、……定点原码一位乘法器的功能验证。

    六、总结

    以上遵循分析、设计、实现的思路,环环相扣地设计了一种定点原码一位乘法器的实现方案,包含了完善的功能,且自成体系,特别是其中关于无关项或无关操作应用、单稳态触发应用、结果保持、运算停止等实现细节上的方法、技巧的描述,对于指导学习或者改进算法开发更高性能的乘法器和其他相关器件都具有积极的指导意义。

    此文发表于:<<电脑知识与技术>>(学术交流) 2007年08期

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  • 定点数就是指小数点的位置固定不变,小数点的位置通常有两种约定方式:定点整数(纯整数,小数点在最低有效值之后 比如:100.)和定点小数(纯小数,小数点在最高有(效数值之前 比如:.101)。 (1)定义:数据...

           定点数指小数点在数中的位置是固定不变的,通常有定点整数和定点小数。在对小数点位置作出选择之后,运算中的所有数均应统一为定点整数或定点小数,在运算中不再考虑小数问题。 

    定点数就是指小数点的位置固定不变,小数点的位置通常有两种约定方式:定点整数(纯整数,小数点在最低有效值位之后 比如:100.)和定点小数(纯小数,小数点在最高有(效数值位之前 比如:.101)。
    (1)定义:数据中小数点位置固定不变的数 2)种类:定点整数 
    (3)小数点在符号位与有效位之间。 
    注:定点数受字长的限制,超出范围会有溢出。

    首先着手原码的乘法运算设计

    1、原码一位乘法:

    根据计算机组成原理书上的算法流程结构可以得出:

    迭代的过程入下:

    1)取最低位进行判断

    2)若最低位的值为1.则将上一步的部分积P与X相加,若最低位为0则不操作

    3)右移一位,产生本次部分积

    module array_multiplier(clk,rst_n,mul_x,mul_y,res
        );
    	input              clk    ;//系统时钟
    	input             rst_n   ;//复位信号
    	input       [3:0] mul_x  ;//被乘数
    	input       [3:0] mul_y  ;//乘数
    	                           
    	output  reg [7:0] res    ;//结果
                              
    	reg         [3:0] mul_p  ;//部分积
    	reg                c      ;//进位信号
    	reg         [3:0] mul_y0 ;//储存乘数
    	reg                en     ;//使能信号
    	
    	//使能信号模块
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			en<=1'b0;
    		end
    		else if(mul_x==1'b0||mul_y==1'b0)begin
    			en<=1'b0;
    		end
    		else if(cnt==8'd3)begin
    			en<=1'b1;
    		end
    		else begin
    			en<=en;
    		end
    	end
    	
    	//逻辑控制模块(计数)
    	reg [7:0] cnt;
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			cnt<=1'b0;
    		end
    		else if(en==1'b1)begin
    			cnt<=8'd0;
    		end
    		else if(cnt==8'd3)begin
    			cnt<=8'd0;
    		end
    		else begin
    			cnt<=cnt+1'b1;
    		end
    	end
    	
    	//逻辑控制模块(加)
    	reg con_add_en;
    	always@(*)begin
    		if(en==1'b1)begin
    			con_add_en=1'b1;
    		end
    		else if(mul_y0[0]==1'b1)begin
    			con_add_en=1'b0;
    		end	
    		else begin
    			con_add_en=1'b1;
    		end
    	end
    	//
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			mul_p=1'b0;
    			c=1'b0;
    			mul_y0=mul_y;
    		end
    		else if(en==1'b1)begin
    			mul_p=mul_p;
    			mul_y0=mul_y0;
    		end
    		else if(con_add_en==1'b0)begin
    			{c,mul_p[3:0]}=mul_x[3:0]+{c,mul_p[3:0]};
    			{c,mul_p[3:0],mul_y0[3:0]}={c,mul_p[3:0],mul_y0[3:0]}>>1;
    		end
    		else begin
    			{c,mul_p[3:0],mul_y0[3:0]}={c,mul_p[3:0],mul_y0[3:0]}>>1;
    		end
    	end
    	
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			res<=1'b0;
    		end
    		else if(mul_x==1'b0||mul_y==1'b0)begin
    			res<=1'b0;
    		end
    		else if(en==1'b1)begin
    			res<={mul_p,mul_y0[3:0]};
    		end
    		else begin
    			res<=res;
    		end
    	end
    	
    endmodule
    module array_multiplier(clk,rst_n,mul_x,mul_y,res
        );
    	input              clk    ;//系统时钟
    	input             rst_n   ;//复位信号
    	input       [3:0] mul_x  ;//被乘数
    	input       [3:0] mul_y  ;//乘数
    	                           
    	output  reg [7:0] res    ;//结果
                              
    	reg         [3:0] mul_p  ;//部分积
    	reg                c      ;//进位信号
    	reg         [3:0] mul_y0 ;//储存乘数
    	reg                en     ;//使能信号
    	
    	//使能信号模块
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			en<=1'b0;
    		end
    		else if(mul_x==1'b0||mul_y==1'b0)begin
    			en<=1'b0;
    		end
    		else if(cnt==8'd3)begin
    			en<=1'b1;
    		end
    		else begin
    			en<=en;
    		end
    	end
    	
    	//逻辑控制模块(计数)
    	reg [7:0] cnt;
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			cnt<=1'b0;
    		end
    		else if(en==1'b1)begin
    			cnt<=8'd0;
    		end
    		else if(cnt==8'd3)begin
    			cnt<=8'd0;
    		end
    		else begin
    			cnt<=cnt+1'b1;
    		end
    	end
    	
    	//逻辑控制模块(加)
    	reg con_add_en;
    	always@(*)begin
    		if(en==1'b1)begin
    			con_add_en=1'b1;
    		end
    		else if(mul_y0[0]==1'b1)begin
    			con_add_en=1'b0;
    		end	
    		else begin
    			con_add_en=1'b1;
    		end
    	end
    	//
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			mul_p=1'b0;
    			c=1'b0;
    			mul_y0=mul_y;
    		end
    		else if(en==1'b1)begin
    			mul_p=mul_p;
    			mul_y0=mul_y0;
    		end
    		else if(con_add_en==1'b0)begin
    			{c,mul_p[3:0]}=mul_x[3:0]+{c,mul_p[3:0]};
    			{c,mul_p[3:0],mul_y0[3:0]}={c,mul_p[3:0],mul_y0[3:0]}>>1;
    		end
    		else begin
    			{c,mul_p[3:0],mul_y0[3:0]}={c,mul_p[3:0],mul_y0[3:0]}>>1;
    		end
    	end
    	
    	always@(posedge clk or negedge rst_n)begin
    		if(rst_n==1'b0)begin
    			res<=1'b0;
    		end
    		else if(mul_x==1'b0||mul_y==1'b0)begin
    			res<=1'b0;
    		end
    		else if(en==1'b1)begin
    			res<={mul_p,mul_y0[3:0]};
    		end
    		else begin
    			res<=res;
    		end
    	end
    	
    endmodule
    

    仿真测试:(13*11)

    展开全文
  • 定点运算之原码一位乘法

    千次阅读 2020-05-01 00:19:17
    定点运算之原码一位乘法
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  • 计算机组成原理,定点原码一位除法的设计。报告中
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  • 课程设计报告,原理图,代码。仿真图。很全面,本人写的很认真的。
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空空如也

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定点原码一位乘法器