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  • FPGA原语

    2020-10-26 09:52:07
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  • FPGA原语简介

    2020-12-08 22:48:46
    1 Xilinx FPGA原语简介 原语(Primitive),是Xilinx针对其器件特征开发的一系列常用模块的名字,用户可以将其看成Xilinx公司为用户提供的库函数,是芯片中的基本元件,代表FPGA中实际拥有的硬件逻辑单元,如LUT,D...

    1.1 FPGA原语简介

    1.1.1 本节目录

    1)本节目录;

    2)本节引言;

    3)FPGA简介;

    4)FPGA原语简介;

    5)结束语。

    1.1.2 本节引言

    “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。

    1.1.3 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片,而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲,FPGA 本身构成 了半定制电路中的典型集成电路,其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上,关于FPGA芯片有必要全面着眼于综合性的芯片优化设计,通过改进当前的芯片设计来增设全新的芯片功能,据此实现了芯片整体构造的简化与性能提升。

    以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试,是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面,这些可编辑的元件里也包含记忆元件例如触发器(Flip-flop)或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来,就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变,所以FPGA可以完成所需要的逻辑功能。

    FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念,内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。

    1.1.4 FPGA原语简介

    1)Xilinx FPGA原语简介

    原语(Primitive),是Xilinx针对其器件特征开发的一系列常用模块的名字,用户可以将其看成Xilinx公司为用户提供的库函数,是芯片中的基本元件,代表FPGA中实际拥有的硬件逻辑单元,如LUT,D触发器,RAM等,相当于软件中的机器语言。在实现过程中的翻译步骤时,要将所有的设计单元都转译为目标器件中的基本元件,否则就是不可实现的。原语在设计中可以直接例化使用,是最直接的代码输入方式,其和HDL语言的关系,类似于汇编语言和C语言的关系。

    Xilinx公司的原语按照功能分为10类,包括:计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及G比特收发器组件。

    2)时钟组件简介

    目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA 全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要,Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加,最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等。

    3)IBUFG原语

    即输入全局缓冲,是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG 单元,否则在布局布线时会报错。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多种格式的IO标准。

    4)IBUFGDS原语

    IBUFG的差分形式,当信号从一对差分全局时钟管脚输入时,必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。

    5)BUFG原语

    全局缓冲,它的输入是IBUFG的输出,BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。

    BUFG是具有高扇出的全局时钟缓冲器,一般由综合器自动推断并使用。全局时钟是具有高扇出驱动能力的缓冲器,可以将信号连到时钟抖动可以忽略不计的全局时钟网络,BUFG组件还可应用于典型的高扇出信号和网络,如复位信号和时钟使能信号。如果要对全局时钟实现PLL或DCM等时钟管理,则需要手动例化该缓冲器。

    BUFG BUFG_inst (

    .O(O), //时钟输出

    .I(I)  //时钟输入

    );

    6)BUFGCE原语

    BUFGCE是带有时钟使能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当BUFGCE的使能端CE有效(高电平)时,BUFGCE才有输出。  

    7)BUFGMUX原语

    BUFGMUX是全局时钟选择缓冲,它有I0和I1两个输入,一个控制端S,一个输出端O。当S为低电平时输出时钟为I0,反之为I1。需要指出的是BUFGMUX的应用十分灵活,I0和I1两个输入时钟甚至可以为异步关系。

    BUFGMUX BUFGMUX_inst (

    .O(O),   //时钟复用器的输出信号

    .I0(I0), // 0时钟输入信号

    .I1(I1), //1时钟输入信号

    .S(S)    // 时钟选择信号

    );

    8)BUFGDLL原语

    BUFGDLL是全局缓冲延迟锁相环,相当于BUFG与DLL的结合。BUFGDLL在早期设计中经常使用,用以完成全局时钟的同步和驱动等功能。随着数字时钟管理单元(DCM)的日益完善,目前BUFGDLL的应用已经逐渐被DCM所取代。

    9)DCM

    DCM即数字时钟管理单元,主要完成时钟的同步、移相、分频、倍频和去抖动等。DCM与全局时钟有着密不可分的联系,为了达到最小的延迟和抖动,几乎所有的DCM应用都要使用全局缓冲资源。DCM可以用Xilinx ISE软件中的Architecture Wizard直接生成。

    10)BUFIO原语

    BUFIO是本地I/O时钟缓冲器,只有一个输入与输出,非常简单。

    BUFIO使用独立于全局时钟网络的专用时钟网络来驱动纵向I/O管脚,所以非常适合同步数据采集。BUFIO要求时钟和相应的I/O必须在同一时钟区域,而不同时钟网络的驱动需要BUFR原语来实现。需要注意的是,由于BUFIO引出的时钟只到达了I/O列,所以不能来驱动逻辑资源,如CLB和块RAM。

    BUFIO BUFIO_inst (

    .O(O), //本地I/O时钟缓冲器的输出信号

    .I(I)  //本地I/O时钟缓冲器的输入信号

    );

    1.1.5 结束语

    第一,希望阅读笔者的博客可以对您有所帮助。

    第二,希望读者可以快速学习FPGA这门技术。

    第三,如果需要技术沟通,可以联系笔者。希望对你有帮助,如果遇到问题,可以一起沟通讨论,邮箱:jhqwy888@163.com

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  • FPGA原语使用方法

    2020-12-08 22:47:26
    1.1 FPGA原语使用方法 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA原语使用方法; 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步...

    1.1 FPGA原语使用方法

    1.1.1 本节目录

    1)本节目录;

    2)本节引言;

    3)FPGA简介;

    4)FPGA原语使用方法;

    5)结束语。

    1.1.2 本节引言

    “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。

    1.1.3 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片,而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲,FPGA 本身构成 了半定制电路中的典型集成电路,其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上,关于FPGA芯片有必要全面着眼于综合性的芯片优化设计,通过改进当前的芯片设计来增设全新的芯片功能,据此实现了芯片整体构造的简化与性能提升。

    以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试,是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面,这些可编辑的元件里也包含记忆元件例如触发器(Flip-flop)或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来,就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变,所以FPGA可以完成所需要的逻辑功能。

    FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念,内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。

    1.1.4 FPGA原语使用方法

     

    1)IBUFG + BUFG组合

    IBUFG后面连接BUFG的方法是最基本的全局时钟资源使用方法,由于IBUFG组合BUFG相当于BUFGP,所以在这种使用方法也称为BUFGP方法。

    2)IBUFGDS + BUFG组合

    当输入时钟信号为差分信号时,需要使用IBUFGDS代替IBUFG。

    3)IBUFG + DCM + BUFG组合

    这种使用方法最灵活,对全局时钟的控制更加有效。通过DCM模块不仅仅能对时钟进行同步、移相、分频和倍频等变换,而且可以使全局时钟的输出达到无抖动延迟。

    4) Logic + BUFG组合

    BUFG不但可以驱动IBUFG的输出,还可以驱动其它普通信号的输出。当某个信号(时钟、使能、快速路径)的扇出非常大,并且要求抖动延迟最小时,可以使用BUFG驱动该信号,使该信号利用全局时钟资源。但需要注意的是,普通IO的输入或普通片内信号进入全局时钟布线层需要一个固有的延时,一般在 10ns左右,即普通IO和普通片内信号从输入到BUFG输出有一个约10ns左右的固有延时,但是BUFG的输出到片内所有单元(IOB、CLB、选择性块RAM)的延时可以忽略不计为“0”ns。

    5)Logic + DCM + BUFG组合

    DCM同样也可以控制并变换普通时钟信号,即DCM的输入也可以是普通片内信号。使用全局时钟资源的注意事项全局时钟资源必须满足的重要原则是:使用 IBUFG或IBUFGDS的充分必要条件是信号从专用全局时钟管脚输入。换言之,当某个信号从全局时钟管脚输入,不论它是否为时钟信号,都必须使用 IBUFG或IBUFGDS;如果对某个信号使用了IBUFG或IBUFGDS硬件原语,则这个信号必定是从全局时钟管脚输入的。如果违反了这条原则,那么在布局布线时会报错。这条规则的使用是由FPGA的内部结构决定的:IBUFG和IBUFGDS的输入端仅仅与芯片的专用全局时钟输入管脚有物理连接,与普通IO和其它内部CLB等没有物理连接。另外,由于BUFGP相当于IBUFG和BUFG的组合,所以BUFGP的使用也必须遵循上述的原则。

    1.1.5 结束语

    第一,希望阅读笔者的博客可以对您有所帮助。

    第二,希望读者可以快速学习FPGA这门技术。

    第三,如果需要技术沟通,可以联系笔者。希望对你有帮助,如果遇到问题,可以一起沟通讨论,邮箱:jhqwy888@163.com

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  • FPGA原语类型介绍

    2020-12-10 23:02:28
    1.1 FPGA原语类型介绍 1.1.1 本节目录 1)本节目录; 2)本节引言; 3)FPGA简介; 4)FPGA原语类型介绍; 5)结束语。 1.1.2 本节引言 “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步...

    1.1 FPGA原语类型介绍

    1.1.1 本节目录

    1)本节目录;

    2)本节引言;

    3)FPGA简介;

    4)FPGA原语类型介绍;

    5)结束语。

    1.1.2 本节引言

    “不积跬步,无以至千里;不积小流,无以成江海。就是说:不积累一步半步的行程,就没有办法达到千里之远;不积累细小的流水,就没有办法汇成江河大海。

    1.1.3 FPGA简介

    FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

    FPGA设计不是简单的芯片研究,主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同,FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析,结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向,对我国科技水平的全面提高具有非常重要的推动作用。

    与传统模式的芯片设计进行对比,FPGA 芯片并非单纯局限于研究以及设计芯片,而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲,FPGA 本身构成 了半定制电路中的典型集成电路,其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上,关于FPGA芯片有必要全面着眼于综合性的芯片优化设计,通过改进当前的芯片设计来增设全新的芯片功能,据此实现了芯片整体构造的简化与性能提升。

    以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试,是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如AND、OR、XOR、NOT)或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面,这些可编辑的元件里也包含记忆元件例如触发器(Flip-flop)或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来,就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变,所以FPGA可以完成所需要的逻辑功能。

    FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念,内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。

    1.1.4 FPGA原语类型介绍

    1)PULLDOWN原语

    数字电路有三种状态:高电平、低电平、和高阻状态。有些应用场合不希望出现高阻状态,可以通过上拉电阻或下拉电阻的方式使其处于稳定状态。FPGA的I/O端口,可以通过外接电阻上下拉,也可以在芯片内部,通过配置完成上下拉。上拉电阻是用来解决总线驱动能力不足时提供电流的,而下拉电阻是用来吸收电流。

    PULLDOWN PULLDOWN_inst (

    .O(O),

    说明:下拉输出,需要直接连接到设计的顶层模块端口上;

    2)PULLUP原语

    数字电路有三种状态:高电平、低电平、和高阻状态。有些应用场合不希望出现高阻状态,可以通过上拉电阻或下拉电阻的方式使其处于稳定状态。FPGA的I/O端口,可以通过外接电阻上下拉,也可以在芯片内部,通过配置完成上下拉。上拉电阻是用来解决总线驱动能力不足时提供电流的,而下拉电阻是用来吸收电流。

    PULLUP PULLUP_inst (

    .O(O),

    说明:上拉输出,需要直接连接到设计的顶层模块端口上;

    3)BUFG原语

    BUFG是具有高扇出的全局时钟缓冲器。全局时钟是具有高扇出驱动能力的缓冲器,可以将信号连到时钟抖动可以忽略不计的全局时钟网络,BUFG组件还可应用于典型的高扇出信号和网络,如复位信号和时钟使能信号。

    BUFG BUFG_inst (

    .O(O), //时钟缓存输出信号

    .I(I)  //时钟缓存输入信号

    );

    4)BUFMUX原语

    BUFMUX是全局时钟复用器,选择两个输入时钟I0或I1中的一个作为全局时钟。当选择信号S为低时,选择I0;否则输出I1。BUFMUX原语和BUFMUX1原语的功能一样,只是选择逻辑不同,对于BUFMUX1,当选择信号S为低时,选择I1;否则输出I0。

    BUFGMUX BUFGMUX_inst (

    .O(O), //时钟复用器的输出信号

    .I0(I0), // 0时钟输入信号

    .I1(I1), //1时钟输入信号

    .S(S) // 时钟选择信号

    );

    5)BUFIO原语

    BUFIO是本地I/O时钟缓冲器,只有一个输入与输出,非常简单。BUFIO使用独立于全局时钟网络的专用时钟网络来驱动纵向I/O管脚,所以非常适合同步数据采集。BUFIO要求时钟和相应的I/O必须在同一时钟区域,而不同时钟网络的驱动需要BUFR原语来实现。需要注意的是,由于BUFIO引出的时钟只到达了I/O列,所以不能来驱动逻辑资源。

    BUFIO BUFIO_inst (

    .O(O), //本地I/O时钟缓冲器的输出信号

    .I(I) //本地I/O时钟缓冲器的输入信号

    );

    6)BUFR原语

    BUFR是本地I/O时钟、逻辑缓冲器。BUFR和BUFIO都是将驱动时钟引入某一时钟区域的专用时钟网络,而独立于全局时钟网络;不同的是,BUFR不仅可以跨越不同的时钟区域(最多3个),还能够驱动I/O逻辑以及自身或邻近时钟区域的逻辑资源。BUFIO的输出和本地内部互联都能驱动BUFR组件。此外,BUFR能完成输入时钟1~8的整数分频。因此,BUFR是同步设计中实现跨时钟域以及串并转换的最佳方式。

    BUFR #(

    .BUFR_DIVIDE("BYPASS"),

    //分频比,可选择 "BYPASS", "1", "2", "3", "4", "5", "6", "7", "8"。

    .SIM_DEVICE("VIRTEX4")

    // 指定目标芯片, "VIRTEX4" 或者 "VIRTEX5"

    ) BUFR_inst (

    .O(O), //时钟缓存输出信号

    .CE(CE), //时钟使能信号,输入信号

    .CLR(CLR), //时钟缓存清空信号

    .I(I) // 时钟缓存输入信号

    );

    7)IBUFDS原语

    IBUFDS原语用于将差分输入信号转化成标准单端信号,且可加入可选延迟。在IBUFDS原语中,输入信号为I、IB,一个为主,一个为从,二者相位相反。

    IBUFDS #(

    .DIFF_TERM("FALSE"),

    // 差分终端,只有Virtex-4系列芯片才有,可设置为True/Flase

    .IOSTANDARD("DEFAULT")

    // 指定输入端口的电平标准,如果不确定,可设为DEFAULT

    ) IBUFDS_inst (

    .O(O), // 时钟缓冲输出

    .I(I), // 差分时钟的正端输入,需要和顶层模块的端口直接连接

    .IB(IB) // 差分时钟的负端输入,需要和顶层模块的端口直接连接

    );

    8)IDELAY原语

    在Virtex-4系列芯片中,每个用户I/O管脚的输入通路都有一个IDELAY模块,可用于数据信号或时钟信号,以使二者同步,准确采集输入数据。IDELAY具有可控的64抽头延迟线,每个抽头的延迟都是经过精密校准的78ps,且与进程、电压和温度特性无关。

    IDELAY #(

    .IOBDELAY_TYPE("DEFAULT"),

    // 输入延迟类型,可设置为 "DEFAULT", "FIXED" 或者 "VARIABLE"

    .IOBDELAY_VALUE(0)

    // 输入延迟周期数,可设置为0~63之间的任意整数

    ) IDELAY_inst (

    .O(O), //1比特输出信号

    .C(C), // 1比特时钟输入信号

    .CE(CE), // 1比特时钟使能信号

    .I(I), // 1比特数据输入信号

    .INC(INC), // 1比特增量输入信号

    .RST(RST) //1比特复位输入信号

    );

    9)OBUFDS原语

    OBUFDS将标准单端信号转换成差分信号,输出端口需要直接对应到顶层模块的输出信号,和IBUFDS为一对互逆操作。

    OBUFDS #(

    .IOSTANDARD("DEFAULT")

    // 指名输出端口的电平标准

    ) OBUFDS_inst (

    .O(O), // 差分正端输出,直接连接到顶层模块端口

    .OB(OB), // 差分负端输出,直接连接到顶层模块端口

    .I(I) // 缓冲器输入

    );

    10)IOBUF原语

    IOBUF原语是单端双向缓冲器,其I/O接口必须和指定的电平标准相对应,支持 LVTTL、LVCMOS15、LVCMOS18、LVCMOS25以及LVCMOS33等信号标准,同时还可通过DRIVE、 FAST 以及SLOW等约束来满足的不同驱动和抖动速率的需求。默认的驱动能力为12mA,低抖动。IOBUF由IBUF和OBUFT两个基本组件构成,当I/O端口为高阻时,其输出端口O为不定态。

    IOBUF #(

    .DRIVE(12),

    // 指定输出驱动的强度

    .IOSTANDARD("DEFAULT"),

    // 指定I/O电平的标准,不同的芯片支持的接口电平可能会有所不同

    .SLEW("SLOW")

    // 制定输出抖动速率

    ) IOBUF_inst (

    .O(O), // 缓冲器的单元输出

    .IO(IO), // 缓冲器的双向输出

    .I(I), // 缓冲器的输人

    .T(T) // 3态使能输入信号

    );

    1.1.5 结束语

    第一,希望阅读笔者的博客可以对您有所帮助。

    第二,希望读者可以快速学习FPGA这门技术。

    第三,如果需要技术沟通,可以联系笔者。希望对你有帮助,如果遇到问题,可以一起沟通讨论,邮箱:jhqwy888@163.com

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  • 笔者主要从事Xilinx FPGA开发,这里只介绍XIlinx FPGA原语。使用原语的好处,可以直接例化使用,不用定制IP;项目开发中经常用到和IO有关的原语。 2 原语介绍 1)IBUF IBUF是输入缓存,一般vivado会自动给输入信号...
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    2012-03-21 23:13:49
    V5FPGA的一些原语讲解 BUFG BUFR BUIO LVDS
  • 同一家的FPGA,不同型号的芯片,可以也不一样;原语类似最底层的描述方法。使用原语的好处,可以直接例化使用,不用定制IP;即可通过复制原语的语句,然后例化IP,就可使用;Xilinx是通过直接修改原语中的参数再例化...
  • Xilinx FPGA用户原语介绍

    千次阅读 2019-05-27 22:37:57
    同一家的FPGA,不同型号的芯片,可以也不一样;原语类似最底层的描述方法。使用原语的好处,可以直接例化使用,不用定制IP;即可通过复制原语的语句,然后例化IP,就可使用;Xilinx是通过直接修改原语中的参数再例化...
  • FPGA原语的使用

    千次阅读 2014-10-28 21:24:39
    不管在Altera还是在Xilinx的开发工具中,都有许多的原语。这些原语相当于函数调用,我们
  • xilinxFPGA资源调用原语

    2018-04-15 16:54:32
    利用原语可以随意调用FPGA的内部资源,设计出更加灵活的系统。适用于底层开发
  • 今天给大侠带来Verilog HDL原语浅析,获取电子版,请在“FPGA技术江湖”公众号内回复“Verilog HDL原语浅析”。话不多说,上货。
  • xilinxFPGAROM32*1原语的使用,vivado工程,含有仿真测试文件Testbench,添加地址寄存器,能够按址寻找你所存储的数据,仿真一目了然,对初学者甚好。
  • FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,... 与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和D
  • 记录背景:最近由于想实现GMIItoRGMII的功能,因此需要调用ODDR原语。 ODDR:Dedicated Dual Data Rate (DDR) Output Register 通过ODDR把两路单端的数据合并到一路上输出,上下沿同时输出数据,上沿输出a路下沿...

空空如也

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