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  • 异步电路设计

    2018-10-31 16:02:40
    异步电路设计的基础,基本结构,性能评估,握手电路的实现,速度无关的控制电路的实现,4相捆绑数据协议和电路
  • 基于异步电路设计的RSA算法加密芯片.pdf
  • 今天突然在微信突然看到一个关于异步电路讲基础的直播,之前也好久没看这些东西了,想着看一点是一点呗,就看完了,视频是直播不能复看了,为了自己记得牢固些,就写出来做个整理也方便后面再看。晚上看的要赶紧整理...

              今天突然在微信突然看到一个关于异步电路讲基础的直播,之前也好久没看这些东西了,想着看一点是一点呗,就看完了,视频是直播不能复看了,为了自己记得牢固些,就写出来做个整理也方便后面再看。晚上看的要赶紧整理,时间不多就不能查很多资料了,先把做的笔记记下来,其他的看到再来编辑吧。感谢夏天师兄的直播,免费看直播了,就帮师兄的微信公众号打个广告:   “芯未来 ”    。很不错的公众号哦。还有一句话,看到的人带着自己的思考去看,记住尽信书不如无书,fighting!!!!!

               一、采用异步电路设计的原因

               这个我简单搜了一下,也结合视频,基本三个原因吧。

              (1)power 的分布的原因。也就是降低功耗的原因。

               (2)带宽的考量。 里面涉及到clock的频率。

                (3)异步reset的考虑。

              二、关于亚稳态

              

    亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去

    aclk与bclk是异步时钟信号,adat在aclk的上升沿处取值,此图中第二个上升沿时,adat发生变化,在变化过程中bclk到达上升沿,adat数值未达到稳定状态,bdat也就无法采集到稳定数值,也就是亚稳态。

    此图出现的是相同问题。

     

    补充一点组合逻辑中的竞争与冒险东西。

    一个信号经过不同的途径到达同一个门的输入端时有“时差”现象,这种叫做竞争。

    动态逻辑冒险是输入变量发生变化,输出的稳态值前后不同,下图做出修正。

    判断方法:代数法,卡诺图,实验法(示波器观察)

    三、MTBF   平均故障间隔时间

    MTBF 是指的第二级的 DFF 出错的概率,第一级DFF出错的概率用公式可以算出来很高, 第二级出错的概率按照公式来算会更低(因为第二级和第一级之间至少有一个传播延迟,用来给震荡电路自激),第三级相对于第二级又会更低,这里的MTBF是对某一级DFF来说,mtbf∝exp(tr),第二级的概率等于前两级概率相乘,也就是指数上相加。两级DFF也就降低了出错概率。

           

    • 重点是第一级的MTBF是下一级的亚稳态发生率,下一级同步器的MTBF还要乘以亚稳态事件的解析概率,所以两级同步器的MTBF大大增加,发生故障概率减小。

    四、clock双信号fast to low或者low to fast出现问题

    ben1和ben2信号一快一慢,采用同步时钟采样获得aen1和aen2就相差了一个时钟周期,后续不断出错。

     

     

    视频是一遍过,能记起的先是这些了,已经很晚了,明天早起做实验,有东西以后再补充了。

     

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  • 一种异步电路设计的FPGA全流程验证方法.pdf
  • 最近工作涉及到同步电路的时序设计,这里追根溯源的总结下同步电路和异步电路时序设计及流水线思想 1:什么是同步逻辑和异步逻辑? 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。...
    最近工作涉及到同步电路的时序设计,这里追根溯源的总结下同步电路和异步电路时序设计及流水线思想

    1:什么是同步逻辑和异步逻辑?

    • 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
    • 同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化,状态表中的每个状态都是稳定的。
    • 异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外部输入的变化直接引起。

    2:同步电路和异步电路的区别:

    • 同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
    • 异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,只有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。

    3:时序设计的实质:

    • 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

    4:建立时间与保持时间的概念?

    • 建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。
    • 保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。

    5:为什么触发器要满足建立时间和保持时间?

    • 因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在0和1之间变化,这时需要经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚稳态的传播。
    • (比较容易理解的方式)换个方式理解:需要建立时间是因为触发器的D端像一个锁存器在接受数据,为了稳定的设置前级门的状态需要一段稳定时间;需要保持时间是因为在时钟沿到来之后,触发器要通过反馈来锁存状态,从后级门传到前级门需要时间。

    6:什么是亚稳态?为什么两级触发器可以防止亚稳态传播?

    • 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”,他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理:假 设第一级触发器的输入不满足其建立保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来之前,其输出的亚稳态数据在一段恢复时 间后必须稳定下来,而且稳定的数据必须满足第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不会出现亚稳态,因为其输入端的 数据满足其建立保持时间。同步器有效的条件:第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。
    • 更确切地说,输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。所以,这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效,对于进入一个较慢的时钟域,则没有作用。

    7:系统最高速度计算(最快时钟频率)和流水线设计思想:

    • 同步电路的速度是指同步系统时钟的速度,同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold);Tdelay是组合逻辑的延时;Tsetup是D触发器的建立时间。假设数据已被时钟打入D触发器,那么数据到达第一个触发器的Q输出端需要的延时时间是Tco,经过组合逻辑的延时时间为Tdelay,然后到达第二个触发器的D端,要希望时钟能在第二个触发器再次被稳定地打入触发器,则时钟的延迟必须大于Tco+Tdelay+Tsetup,也就是说最小的时钟周期Tmin =Tco+Tdelay+Tsetup,即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的,故设计电路时只能改变组合逻辑的延迟时间Tdelay,所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。
    • 由于一般同步电路都大于一级锁存,而要使电路稳定工作,时钟周期必须满足最大延时要求。故只有缩短最长延时路径,才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块,通过适当的方法平均分配组合逻辑,然后在中间插入触发器,并和原触发器使用相同的时钟,就可以避免在两个触发器之间出现过大的延时,消除速度瓶颈,这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想,即原设计速度受限部分用一个时钟周期实现,采用流水线技术插入触发器后,可用N个时钟周期实现,因此系统的工作速度可以加快,吞吐量加大。注意,流水线设计会在原数据通路上加入延时,另外硬件面积也会稍有增加。

    8:时序约束的概念和基本策略?

    • 时序约束主要包括周期约束,偏移约束,静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线,使设计达到时序要求。
    • 附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组,对分组附加周期约束,然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。

    9:附加约束的作用?

    • 1:提高设计的工作频率(减少了逻辑和布线延时);
      2:获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序报告)
      3:指定FPGA/CPLD的电气标准和引脚位置。

    10:FPGA设计工程师努力的方向:

    • SOPC,高速串行I/O,低功耗,可靠性,可测试性和设计验证流程的优化等方面。
    • 随着芯片工艺的提高,芯片容量、集成度都在增加,FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证,正在成为复杂设计所必备的条件,尽量在上板之前查出bug,将发现bug的时间提前,这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力,低功耗也逐渐进入FPGA设计者的考虑范围,完成相同的功能下,考虑如何能够使芯片的功耗最低,据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用,也丰富了FPGA的应用范围,像xilinx的v2pro中的高速链路也逐渐被应用。

    11:对于多位的异步信号如何进行同步?

    • 对以一位的异步信号可以使用“一位同步器进行同步”(使用两级触发器),而对于多位的异步信号,可以采用如下方法:
      1:可以采用保持寄存器加握手信号的方法(多数据,控制,地址);
      2:特殊的具体应用电路结构,根据应用的不同而不同;
      3:异步FIFO。(最常用的缓存单元是DPRAM)
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  •  在数字芯片设计中常常涉及不同的工作时钟域,在异步时钟域间控制交互、数据交互又涉及异步电路设计。良好、健壮的异步电路设计可提高系统的稳定性、可靠性、健壮性。本博文介绍异步电路中的脉冲同步设计方法。 二...

    一、前言

      在数字芯片设计中常常涉及不同的工作时钟域,在异步时钟域间控制交互、数据交互又涉及异步电路设计。良好、健壮的异步电路设计可提高系统的稳定性、可靠性、健壮性。本博文介绍异步电路中的脉冲同步设计方法。

    二、应用

      在设计开发过程中,经常会有如下的应用: 时钟域A的脉冲信号需同步到时钟B中使用,其中时钟A与时钟B在不同场景下有不确定的关系,如下图(1)、(2)所示。

      (1) 慢时钟域到快时钟域的脉冲同步

      

    (2) 快时钟域到慢时钟域的脉冲同步

     

      

    三、简单的脉冲同步器

      基于以上应用,设计一个简单的脉冲同步器如下图所示:

      (1) 将src_clk时钟域的输入脉冲转换为src_clk时钟域的电平信号src_state;

      (2) 对src_data电平信号进行打拍(一般可打2拍)同步到dst_clk时钟域;

      (3) 对dst_clk时钟域的电平信号进行边沿检测,产生dst_clk时钟域的脉冲;

       

      代码如下:

    //--====================================================================================--
    // THIS FILE IS PROVIDED IN SOURCE FORM FOR FREE EVALUATION, FOR EDUCATIONAL USE OR FOR 
    // PEACEFUL RESEARCH.  DO NOT USE IT IN A COMMERCIAL PRODUCT . IF YOU PLAN ON USING THIS 
    // CODE IN A COMMERCIAL PRODUCT, PLEASE CONTACT justforyou200@163.com TO PROPERLY LICENSE 
    // ITS USE IN YOUR PRODUCT. 
    // 
    // Project      : Verilog Common Module
    // File Name    : pulse_sync.v
    // Creator(s)   : justforyou200@163.com
    // Date         : 2015/12/01
    // Description  : A sample pulse sync 
    //
    // Modification :
    // (1) Initial design  2015-12-01
    //
    //
    //--====================================================================================--
    
    module PULSE_SYNC
        (
            src_clk     , //source clock 
            src_rst_n   , //source clock reset (0: reset)
            src_pulse   , //source clock pulse in
            dst_clk     , //destination clock 
            dst_rst_n   , //destination clock reset (0:reset)
            dst_pulse     //destination pulse out
        );
     
    //PARA   DECLARATION
    
    
    //INPUT  DECLARATION
    input               src_clk     ; //source clock 
    input               src_rst_n   ; //source clock reset (0: reset)
    input               src_pulse   ; //source clock pulse in
    
    input               dst_clk     ; //destination clock 
    input               dst_rst_n   ; //destination clock reset (0:reset)
    
    //OUTPUT DECLARATION
    output              dst_pulse   ; //destination pulse out
    
    //INTER  DECLARATION
    reg                 src_state   ;
    reg                 state_dly1  ;
    reg                 state_dly2  ;
    reg                 dst_state   ;
    wire                dst_pulse   ;
    
    //--========================MODULE SOURCE CODE==========================--
    
    always @(posedge src_clk or negedge src_rst_n)
    begin
        if(src_rst_n == 1'b0)
            src_state   <= 1'b0 ;
        else if (src_pulse) 
            src_state   <= ~src_state ;
    end
    
    always @(posedge dst_clk or negedge dst_rst_n)
    begin
        if(dst_rst_n == 1'b0)
            begin
                state_dly1  <= 1'b0 ;
                state_dly2  <= 1'b0 ;
                dst_state   <= 1'b0 ;
            end
        else
            begin
                state_dly1  <= src_state ;
                state_dly2  <= state_dly1;
                dst_state   <= state_dly2;
            end
    end
    
    assign dst_pulse = dst_state ^ state_dly2 ;
    
    endmodule
    

      由于该同步器使用单向同步机制,存在如下问题:

      (1) 对src_clk域dst_clk关系较为敏感,当src_clk与dst_clk时钟频率差别很大时可能不适应;

      (2) 由于没有完整的握手机制,当多个src_pulse之间间隔较短时,可能存在脉冲同步丢失情况。

      (3) 当dst_clk时钟域出现无时钟或复位时,src_clk时钟域将丢失。

     

    转载于:https://www.cnblogs.com/digital-wei/p/5925502.html

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  • 然而我看的一些经典的书籍都是这样说的”异步电路很难设计,全部使用同步技术进行设计,所有寄存器器使用一个全局时钟驱动“。可在实际项目中,我又发现现代芯片设计中很难只使用一个时钟,时钟分频逻辑、时钟选择多...
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    0.引言

    大四保研到实验室正好碰到师兄师姐们找工作,听到的一些面试常问的内容就是“跨时钟域”、”异步处理“、”异步FIFO“等。然而我看的一些经典的书籍都是这样说的”异步电路很难设计,最好全部使用同步技术进行设计,所有寄存器器使用一个全局时钟驱动“。可在实际项目中,我又发现现代芯片设计中很难只使用一个时钟,时钟分频逻辑、时钟选择多路器,除了多时钟,有时还必须在两个不同的时钟间传递数据。也就是异步电路处理问题(两个没有特定关系的时钟传递数据被认为是异步的)。”异步电路很复杂“会有很多设计的不确定性。

    1.亚稳态

    时序逻辑中大量使用D触发器,D触发器的一般结构是:两个串联的反相器加两个传输门构成锁存器,两个锁存器串联构成D触发器。D触发器是一种双稳态电路,两个稳定状态”1“、”0“。两个反向器构成的反馈回路可能会产生亚稳态。

    图 1-1 两个反向器反馈回路输出特性

    如图1-1所示,当电压处于两个曲线的交叉点时,在没有任意外部干扰的情况下,电路将保持此状态不变,也就是进入了亚稳态。实际电路不可能完全没有外部干扰,在外部干扰下,电路可能会重新趋于一个稳定状态。(ps:从特性曲线看,如果上升和下降斜率越大,电路能越快从亚稳态电路中恢复过来。)

    图 1-2 双稳态图示

    建立时间保持时间

    建立时间:为了保证触发器可靠的接受输入数据,数据需要在时钟上升沿到来之前保持稳定的最小时间。

    保持时间:时钟有效沿后,数据还需要保持的最小时间。

    图 1-3 建立保持时间与亚稳时间窗

    建立时间保持时间方程

    Tco+Tcomp+Tsu<=T+Tskew;

    Tco+Tcomp>=Thd+Tskew;

    亚稳态

    如果不能满足最小建立时间或最小保持时间,DFF输出将是不定状态,或在高低电平之间震荡,几进入亚稳态。

    亚稳态:指触发器无法在某个规定的时间段内达到一个可确认的状态。但触发器进入亚稳态时,既无法预测改单元输出电平,也无法预测何时才能稳定在某个正确电平上。

    图 1-4 亚稳态时间窗

    如图所示,当在输入数据在亚稳时间窗变化时,Tco增大,在Tco_max之后还没有稳定的情况就是亚稳态。

    2.异步数据传输

    异步数据传输可能导致亚稳态,如图2-1所示

    图 2-1 异步数据传输

    两个时钟CLK1和CLK2没有相关性,无法保证DFF1的输出在DFF2上能满足建立保持时间。CLK1的数据传输到CLK2上可能发生以下情况:

    1)满足建立保持时间,数据正确接收

    2)实际的建立时间小于临界时间点,数据无法接收

    3)数据实际建立时间不满足建立时间,但大于临界时间点,数据Tco增大。

    4)数据越接近临界时间点变化,延时时间越大,相差很小时,输出无法预测,噪声可使结果出现随机性。

    图 2-2 异步传输亚稳态时序

    在CLK1和CLK2没有任何关系的情况下,Q1可能在CLK2上升沿的任何时候跳变,DFF2输出必定有一定的概率进入亚稳态,一旦DFF2进入亚稳态,Tco增大,当Tco增大到大于T+Tskew-Tcomb-Tsu时,DFF2到DFF3会产生建立时间违例,从而产生亚稳态传播。

    图 2-3 亚稳态测量电路

    通过改变时钟周期,可测得一系列不同Tco的MTBF值。

    3.异步处理电路

    针对不同的异步数据可以采用不同的同步处理方式。

    1)电平信号:多级串联的DFF(2级以上)。

    2)脉冲信号:

    ①在慢时钟到快时钟域传递,且连个时钟相差比较大时,慢时钟的脉冲可以被快时钟当做电平,使用电平同步技术同步后,在采用边沿检测电路即可得到相应的脉冲信号。

    ②快时钟到慢时钟,使用脉冲同步器,下图给出了两个电路,不归0翻转电路,反馈清0电路

    3)多bit数据:使用握手协议或者异步FIFO。在握手协议中,异步的REQ/ACK需要使用上述同步技术进行同步处理,异步FIFO也是如此。关于FIFO涉及的内容比较多,后续专门讲解。

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    千次阅读 2009-10-10 08:29:00
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空空如也

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异步电路设计