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  • 摘要:本文详细介绍了OPB总线仲裁器的信号和仲裁机理。在QuartusII8.0平台上,分别用固定优先级算法和LRU算法,用硬件描述语言(verilog HDL)对OPB总线仲裁器进行了RTL硬件建模。并用FPGA进行实现,并比较了仿真结果和...
  • 关键词:PCI仲裁器,CPLD,仿真 PCI总线仲裁器通常是集成在PCI芯片组中。随着计算机应用的深入,尤其是嵌入式系统的不断发展,集成的仲裁器难以满足某些场合的应用。而采用CPLD技术实现的独立的PCI总线仲裁器,则较...
  • 摘要:本文详细介绍了OPB总线仲裁器的信号和仲裁机理。在QuartusII8.0平台上,分别用固定优先级算法和LRU算法,用硬件描述语言(verilog HDL)对OPB总线仲裁器进行了RTL硬件建模。并用FPGA进行实现,并比较了仿真结果和...
  • 摘要:以自行研制开发的PCI高速总线背板为背景,系统地论述了PCI总线的仲裁机制、总线的缺省占用、仲裁信号协定及优先级仲裁算法,给出了采用EPLD实现仲裁器功能的编程设计。  随着VLSI/ULSI技术的发展,可编程...
  • AXI总线仲裁器的设计与实现,石蓉,黄秋元,SoC市场规模的日益扩大,在信息技术和电子产品领域的地位越来越重要。SoC设计广泛采用共享总线式的片上通信,仲裁器是共享总线的关
  • 共享总线是一种常见的总线结构,多个总线上的...下图是有两个总线设备的总线仲裁器电路,areqO 和areq1以及agnt0和agnt1分别是master1和master2的请求和确认信号,rid是仲裁方式选择信号。当多个总线设备同时发出请求时

    共享总线是一种常见的总线结构,多个总线上的设备拥有共同的地址线和数据线。
    当一个总线设备希望占据总线进行数据收发操作时,需要通过属于自己的areq信号向仲裁器发出申请,只有得到仲裁器的许可(对应的agnt置1 )时才能进行数据收发操作,没有得到许可的总线设备不能发起数据操作,否则将会出现多个设备同时驱动总线的错误。
    下图是有两个总线设备的总线仲裁器电路,areqO 和areq1以及agnt0和agnt1分别是master1和master2的请求和确认信号,rid是仲裁方式选择信号。当多个总线设备同时发出请求时,仲裁器根据内部控制寄存器的值按照固定优先级( rid=1, master2拥有高优先级)或者循环判断( rid=0,从master1->master2->master1循环判断)两种机制给相应的总线设备发出确认信号。

    在这里插入图片描述
    设计代码

    `timescale 1ns / 1ps
    //
    // Company: 
    // Engineer: 
    // 
    // Design Name: 
    // Module Name: Test1354
    // Project Name: 
    // Target Devices: 
    // Tool Versions: 
    // Description: 
    // 
    //
    
    module Test1354(clk,reset,areq0,areq1,agnt0,agnt1,rid);
    input clk,reset;
    input areq0,areq1;
    input rid;
    output agnt0,agnt1;
    reg [1:0] current_state,nx_state;
    parameter idle=2'b00,master1=2'b01,master2=2'b10;
    /
    always @(posedge clk or posedge reset)
       if(reset)
          current_state<=idle;
       else
          current_state<=nx_state;
    /
    always @(current_state or areq0 or areq1 or rid)
       begin
       case(current_state)
       idle:if(areq1==1 && areq0==0)
               nx_state=master2;
            else if(areq1==0 && areq0==1)
               nx_state=master1;
            else if(areq1==1 && areq0==1 && !rid)
               nx_state=master1;
            else if(areq1==1 && areq0==1 && rid)
               nx_state=master2;
            else nx_state=idle;
       master1:if(areq1==1)
                  nx_state=master2;
               else if(areq1==0 && areq0==0)
                  nx_state=idle;
               else nx_state=master1;
       master2:if(areq0==1)
                  nx_state=master1;
               else if(areq1==0 && areq0==0)
                  nx_state=idle;
               else nx_state=master2;
       default:nx_state=idle;
       endcase
    end
    assign agnt0=(current_state==master1)?1:0;
    assign agnt1=(current_state==master2)?1:0;
    endmodule
    

    测试代码

    `timescale 1ns / 1ps
    module Test1023;
    reg clk;
    reg reset;
    reg areq0,areq1;
    reg rid;
    wire agnt0,agnt1;
    always begin
       #10 clk=1;
       #10 clk=0;
    end
    /
    initial begin
       clk=0;
       reset=1;
       areq0=0;
       areq1=0;
       rid=0;
       #100;
       reset=0;
       
       //rid=0,路径1->2
       repeat(1)@(posedge clk);
       #2; areq0=1;areq1=1;
       repeat(1)@(posedge clk);
       #2; areq0=0;areq1=0;
       repeat(1)@(posedge clk);
       #2; areq0=1;areq1=1;
       repeat(1)@(posedge clk);
       #2; areq0=0;areq1=0;
       
       //rid=0,路径4->3
       repeat(1)@(posedge clk);
       #2; areq0=0;areq1=1;rid=1;
       repeat(1)@(posedge clk);
       #2; areq0=0;areq1=0;
       repeat(1)@(posedge clk);
       #2; areq0=1;areq1=1;
       repeat(1)@(posedge clk);
       #2; areq0=0;areq1=0;
       
       //路径1->5->6->2
       repeat(4)@(posedge clk);
       #2; areq0=1;areq1=0;
       repeat(1)@(posedge clk);
       #2; areq0=0;areq1=1;
       repeat(1)@(posedge clk);
       #2; areq0=1;areq1=0;
       repeat(1)@(posedge clk);
       #2; areq0=0;areq1=0;
    end
    Test1354 x1(
                .clk    (clk   ),
                .reset  (reset ),
                .areq0  (areq0 ),
                .areq1  (areq1 ),
                .agnt0  (agnt0 ),
                .agnt1  (agnt1 ),
                .rid    (rid   ));
    endmodule
    

    仿真波形
    在这里插入图片描述

    展开全文
  • 摘要:以自行研制开发的PCI高速总线背板为背景,系统地论述了PCI总线的仲裁机制、总线的缺省占用、仲裁信号协定及优先级仲裁算法,给出了采用EPLD实现仲裁器功能的编程设计。 随着VLSI/ULSI技术的发展,可编程逻辑...
  • 总线仲裁器的简单verilog实现

    千次阅读 2019-05-15 21:53:27
    仲裁器(maybe可以《自制CPU总线这本书》) 受曹远志同学影响看了一看自制CPU这本书,看到总线部分,就想到了这个仲裁器,就写了玩玩 轮询仲裁 按序0、1、2、3、4、5…优先级一个个排下来 第一种根据输入作为状态...

    仲裁器(maybe可以《自制CPU总线这本书》)

    受曹远志同学影响看了一看自制CPU这本书,看到总线部分,就想到了这个仲裁器,就写了玩玩

    轮询仲裁

    按序0、1、2、3、4、5…优先级一个个排下来
    第一种根据输入作为状态转移条件:

    //以输入信号作为状态机的转移条件,写得比较冗余
    //优先级排序ABC
    // 总线上挂3个信号A,B,C,仲裁信号grant[1:0]。
    // grant[1:0]=2’b00   A获得总线
    // grant[1:0]=2’b01   B获得总线
    // grant[1:0]=2’b10   C获得总线
    // 总线轮询算法a.如果当前只有一个信号请求,则处理.
    // b.如果没有请求,那么A获得总线.
    // c.如果同时有多个信号请求,考虑上一个请求信号,
    // 如果上一个请求信号是A,那么轮询的是BCA,
    // 如果上一个请求信号是B,那么轮询的是CAB,
    // 如果上一个请求信号是C,那么轮询的是ABC
    //
    `resetall
    `timescale 1ns/10ps
    module bus_arbitor(clk, rst_n, signal_a, signal_b, signal_c, grant);
    // I/O definition
    input      clk;
    input      rst_n;
    input      signal_a;
    input      signal_b;
    input      signal_c;
    output   [1:0] grant;
    // register definition
    reg   [1:0] grant;
    reg  [1:0] ls;
    // parameter definition
    parameter   s_null = 3'b000,
                s_a    = 3'b100,
                s_b    = 3'b010,
                s_c    = 3'b001,
                s_ab   = 3'b110,
                s_bc   = 3'b001,
                s_ac   = 3'b101,
                s_abc  = 3'b111;
    //module part and FSM
    always @(posedge clk or negedge rst_n)
    if(!rst_n)// bus disable when negtive rst_n
    begin
    grant <= 2'b11;
    //cs <= s_null;
    ls <= s_null;
    end
    else
    begin
    case({signal_a, signal_b, signal_c})// bus enable with FSM
      s_null:
         begin
            grant <= 2'b00;
            ls <= s_a;
         end
      s_a:
         begin
            grant <= 2'b00;
            ls <= s_a;          //?
         end
      s_b:
         begin
            grant <= 2'b01;
            ls <= s_b;
         end
      s_c:
         begin
            grant <= 2'b10;
            ls <= s_c;
         end
      s_ab:
         case(ls)// feedback MUX configured
            s_a: begin grant <= 2'b01; ls <= s_b; end
            s_b: begin grant <= 2'b00; ls <= s_a; end
            s_c: begin grant <= 2'b00; ls <= s_a; end
         endcase
      s_bc:
         case(ls)
            s_a: begin grant <= 2'b01; ls <= s_b; end
            s_b: begin grant <= 2'b10; ls <= s_c; end
            s_c: begin grant <= 2'b01; ls <= s_b; end
         endcase
      s_ac:
         case(ls)
            s_a: begin grant <= 2'b10; ls <= s_c; end
            s_b: begin grant <= 2'b10; ls <= s_c; end
            s_c: begin grant <= 2'b00; ls <= s_a; end
         endcase
      s_abc:
         case(ls)
            s_a: begin grant <= 2'b01; ls <= s_b; end
            s_b: begin grant <= 2'b10; ls <= s_c; end
            s_c: begin grant <= 2'b00; ls <= s_a; end
         endcase
      default:
      begin grant <= 2'b00; ls <= s_a; end
                
    endcase
    end
    endmodule
    
    

    第二种根据输出作为状态转移条件:

    //根据输出信号来作为状态机的转移条件的,综合后发现面积更小
    
    // 总线上挂3个信号A,B,C,仲裁信号grant[1:0]。
    // grant[1:0]=2’b00   A获得总线
    // grant[1:0]=2’b01   B获得总线
    // grant[1:0]=2’b10   C获得总线
    // 总线轮询算法:
    // a.如果当前只有一个信号请求,则处理.
    // b.如果没有请求,那么A获得总线.
    // c.如果同时有多个信号请求,考虑上一个请求信号,
    // 如果上一个请求信号是A,那么轮询的是BCA,
    // 如果上一个请求信号是B,那么轮询的是CAB,
    // 如果上一个请求信号是C,那么轮询的是ABC.
    //
    `resetall
    `timescale 1ns/10ps
    module bus_arbiter1(clk, rst_n, signal_a, signal_b, signal_c, grant);
    // I/O definition
    input      clk;
    input      rst_n;
    input      signal_a;
    input      signal_b;
    input      signal_c;
    output   [1:0] grant;
    // register definition
    reg[1:0] grant;
    // wire definition
    wire[2:0] sig_abc = {signal_c, signal_b, signal_a};
    //module part
    always @(posedge clk or negedge rst_n)begin
    	if(!rst_n) grant <= 2'b11;
    	else begin
    		grant <= 2'b00;
    		case(grant)
    		2'b00: //a
    			case(sig_abc)
    			3'b000: grant <= 2'b00;
    			3'b001: grant <= 2'b00;
    			3'b010: grant <= 2'b01;
    			3'b100: grant <= 2'b10;
    			3'b011: grant <= 2'b01;
    			3'b101: grant <= 2'b10;
    			3'b110: grant <= 2'b01;
    			3'b111: grant <= 2'b01;
    			default: grant <= 2'b00;
    			endcase
    		2'b01: //b
    			case(sig_abc)
    			3'b000: grant <= 2'b00;
    			3'b001: grant <= 2'b00;
    			3'b010: grant <= 2'b01;
    			3'b100: grant <= 2'b10;
    			3'b011: grant <= 2'b00;
    			3'b101: grant <= 2'b10;
    			3'b110: grant <= 2'b10;
    			3'b111: grant <= 2'b10;
    			default: grant <= 2'b01;
    			endcase
    		2'b10: //c
    			case(sig_abc)
    			3'b000: grant <= 2'b00;
    			3'b001: grant <= 2'b00;
    			3'b010: grant <= 2'b01;
    			3'b100: grant <= 2'b10;
    			3'b011: grant <= 2'b00;
    			3'b101: grant <= 2'b00;
    			3'b110: grant <= 2'b01;
    			3'b111: grant <= 2'b00;
    			default: grant <= 2'b10;
    			endcase
    		default:grant <= 2'b00;
    		endcase
    	end
    end
    
    endmodule
    
    

    固定优先级仲裁

    按照标题意思,固定1优先级最高,2次之。。。。
    所以不会按照轮询的机制,1、2、3三个信号来了,不管之前的请求信号情况,直接按优先级来挂总线。

    相关代码只要对上面进行修改即可

    //以输入信号作为状态机的转移条件,写得比较冗余
    
    // 总线上挂3个信号A,B,C,仲裁信号grant[1:0]。
    // grant[1:0]=2’b00   A获得总线
    // grant[1:0]=2’b01   B获得总线
    // grant[1:0]=2’b10   C获得总线
    // 总线轮询算法a.如果当前只有一个信号请求,则处理.
    // b.如果没有请求,那么A获得总线.
    // c.如果同时有多个信号请求,考虑上一个请求信号,
    // 如果上一个请求信号是A,那么轮询的是BCA,
    // 如果上一个请求信号是B,那么轮询的是CAB,
    // 如果上一个请求信号是C,那么轮询的是ABC
    //
    `resetall
    `timescale 1ns/10ps
    module bus_arbiter2(clk, rst_n, signal_a, signal_b, signal_c, grant);
    // I/O definition
    input      clk;
    input      rst_n;
    input      signal_a;
    input      signal_b;
    input      signal_c;
    output   [1:0] grant;
    // register definition
    reg   [1:0] grant;
    reg  [1:0] ls;
    // parameter definition
    parameter   s_null = 3'b000,
                s_a    = 3'b100,
                s_b    = 3'b010,
                s_c    = 3'b001,
                s_ab   = 3'b110,
                s_bc   = 3'b001,
                s_ac   = 3'b101,
                s_abc  = 3'b111;
    //module part and FSM
    always @(posedge clk or negedge rst_n)
    if(!rst_n)// bus disable when negtive rst_n
    begin
    grant <= 2'b11;
    //cs <= s_null;
    ls <= s_null;
    end
    else
    begin
    case({signal_a, signal_b, signal_c})// bus enable with FSM
      s_null:
         begin
            grant <= 2'b00;
            ls <= s_a;
         end
      s_a:
         begin
            grant <= 2'b00;
            ls <= s_a;          //?
         end
      s_b:
         begin
            grant <= 2'b01;
            ls <= s_b;
         end
      s_c:
         begin
            grant <= 2'b10;
            ls <= s_c;
         end
      s_ab:
         begin
            grant <= 2'b00;
            ls <= s_a;
         end
      s_bc:
         begin
            grant <= 2'b01;
            ls <= s_b;
         end
      s_ac:
         begin
            grant <= 2'b00;
            ls <= s_a;
         end
      s_abc:
        begin
            grant <= 2'b00;
            ls <= s_a;
         end
      default:
      begin grant <= 2'b00; ls <= s_a; end
                
    endcase
    end
    endmodule
    
    
    展开全文
  • 摘要:以自行研制开发的PCI高速总线背板为背景,系统地论述了PCI总线的仲裁机制、总线的缺省占用、仲裁信号协定及优先级仲裁算法,给出了采用EPLD实现仲裁器功能的编程设计。  随着VLSI/ULSI技术的发展,可编程...
  • 《AXI总线仲裁器的设计与实现》分析了 ARM AMBA3.0片上总线体系中 AXI 协议规范的关键特性,提出一个基于 AXI 协议的总线仲裁器的具体实现方案,并对设计进行了仿真验证,仿真结果表明了设计的正确性。 主要描述了...

    《AXI总线仲裁器的设计与实现》分析了 ARM AMBA3.0片上总线体系中 AXI 协议规范的关键特性,提出一个基于 AXI 协议的总线仲裁器的具体实现方案,并对设计进行了仿真验证,仿真结果表明了设计的正确性。
    主要描述了针对 3 个以下主设备和1个从设备的总线仲裁器,具有标准的 AXI总线接口,采用改进的轮询仲裁策略,满足多个设备公平拥有总线使用权的情况。

    1.1 AXI 总线仲裁器概述

    在这里插入图片描述

    1.2 轮询仲裁方案

    轮询方式将总线依次供各处理机使用,需要考虑的是总线有几个通道需要仲裁,几个总线通道是否互相独立?
    在这里插入图片描述
    有限状态机分为idle、1、2、3四个状态,复位时进入idle态。sta=1时通道为master1使用,依此类推;当三个master都没有发出请求时,进入idle态,按照 master发出请求的先后顺序,可以从 idle 直接跳入最先发出请求的状态,如三个 master 同时发出请求,则首先进入状态1;状态1结束时,首先检测master2的请求信号,如master2无请求,则检测master3是否发出请求;与 master1 类似,如当前状态为2,master2利用通道传输完成后, 首先检测master3的请求信号,然后检测 master1的请求信号;另外如某段时间内有且仅有一个master请求占用总线通道,则状态机保持在相应状态,即通道持续为该设备使用。

    各个通道相互独立,但是在Slave应该按照先后顺序依次输出。

    1.3 模块划分

    根据通道独立性, AXI arbiter需要对3个master的五个通道分别进行仲裁, 因此,设计分为5个主要模块,包括写传输的写地址、写数据、写响应三个模块,及读传输的读地址、读数据两个模块。其中,写地址、写数据、读地址三个模块中的有限状态机轮询方案进行设计,写响应和读数据模块可根据 ID 号判断将 slave 发出的数据返回给对应的master。

    1.3.1 写地址模块设计

    一个MASTER发出awvalid时,接收到awready才允许切换别的MASTER, 共用一个S_AWREADY。

    1.3.2 写数据模块设计

    与写地址类似,注意顺序。伪代码判断条件如下:

    wd1_begin = wvalid1; M1_wd_end = wvalid1&wready1&wlast1;
    
    1.3.3 写响应模块设计

    根据 slave 发送的 BID 信号就可以判断将 BRESP 信号传回给哪个 master。不需要状态机。

    1.3.4 读通道设计

    读地址与写地址类似,读数据与写响应模块类似。

    1.4 读数据传输模型

    3 个 master 都有传输时,读地址通道的仿真波形。

    在这里插入图片描述
    ar_sta为读地址通道的状态,可以看出值在1,2,3中转换,表示 master1,master2,master3发出的读信息传输经过arbiter轮询仲裁在读地址通道上传输。

    参考文档

    【1】石蓉,黄秋元,陈慧. AXI总线仲裁器的设计与实现[EB/OL]. 北京:中国科技论文在线 [2011-04-27]. http://www.paper.edu.cn/releasepaper/content/201104-686.
    论文下载地址:http://www.paper.edu.cn/releasepaper/downFile/original/NUDGQFyQMRTVMIxeQNgeQeQ

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    下面是一个总线仲裁的逻辑和简单tb,实际参考网上常见的那一个版本,但是有点问题纠正一下。
    http://blog.eetop.cn/blog-317611-13565.html

    //以输入信号作为状态机的转移条件,写得比较冗余
    //优先级排序ABC
    // 总线上挂3个信号A,B,C,仲裁信号grant[1:0]。
    // grant[1:0]=2’b00   A获得总线
    // grant[1:0]=2’b01   B获得总线
    // grant[1:0]=2’b10   C获得总线
    // 总线轮询算法a.如果当前只有一个信号请求,则处理.
    // b.如果没有请求,那么A获得总线.
    // c.如果同时有多个信号请求,考虑上一个请求信号,
    // 如果上一个请求信号是A,那么轮询的是BCA,
    // 如果上一个请求信号是B,那么轮询的是CAB,
    // 如果上一个请求信号是C,那么轮询的是ABC
    //
    `resetall
    `timescale 1ns/10ps
    module bus_arbitor(clk, rst_n, signal_a, signal_b, signal_c, grant);
    // I/O definition
    input      clk;
    input      rst_n;
    input      signal_a;
    input      signal_b;
    input      signal_c;
    output   [1:0] grant;
    // register definition
    reg   [1:0] grant;
    reg  [1:0] ls;
    // parameter definition
    parameter   s_null = 3'b000,
                s_a    = 3'b001,
                s_b    = 3'b010,
                s_c    = 3'b100,
                s_ab   = 3'b110,
                s_bc   = 3'b011,
                s_ac   = 3'b101,
                s_abc  = 3'b111;
    //module part and FSM
    always @(posedge clk or negedge rst_n)
    if(!rst_n)// bus disable when negtive rst_n
    begin
    grant <= 2'b11;
    //cs <= s_null;
    ls <= s_null;
    end
    else
    begin
    case({signal_a, signal_b, signal_c})// bus enable with FSM
      s_null:
         begin
            grant <= 2'b00;
            ls <= s_a;
         end
      s_a:
         begin
            grant <= 2'b00;
            ls <= s_a;          //?
         end
      s_b:
         begin
            grant <= 2'b01;
            ls <= s_b;
         end
      s_c:
         begin
            grant <= 2'b10;
            ls <= s_c;
         end
      s_ab:
         case(ls)// feedback MUX configured
            s_a: begin grant <= 2'b01; ls <= s_b;end
            s_b: begin grant <= 2'b00; ls <= s_a; end
            s_c: begin grant <= 2'b00; ls <= s_a; end
            default:begin grant <= 2'b00; ls <= s_a;end
         endcase
      s_bc:
         case(ls)
            s_a: begin grant <= 2'b01; ls <= s_b; end
            s_b: begin grant <= 2'b10; ls <= s_c; end
            s_c: begin grant <= 2'b01; ls <= s_b; end
            default:begin grant <= 2'b00; ls <= s_a;end
         endcase
      s_ac:
         case(ls)
            s_a: begin grant <= 2'b10; ls <= s_c; end
            s_b: begin grant <= 2'b10; ls <= s_c; end
            s_c: begin grant <= 2'b00; ls <= s_a; end
            default:begin grant <= 2'b00; ls <= s_a; end
         endcase
      s_abc:
         case(ls)
            s_a: begin grant <= 2'b01; ls <= s_b; end
            s_b: begin grant <= 2'b10; ls <= s_c; end
            s_c: begin grant <= 2'b00; ls <= s_a; end
            default:begin grant <= 2'b00; ls <= s_a; end
         endcase
      default:
      begin grant <= 2'b00; ls <= s_a; end
                
    endcase
    end
    endmodule
    
    
    
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