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  • 数字IC设计流程及规范,各个步骤要实现的目标及相应的工具。
  • 数字IC前端后端设计流程,本文档主要讲述了数字IC的设计的流程,包括前端设计和后端设计的详细步骤。
  • 数字IC设计流程

    千次阅读 多人点赞 2020-06-25 13:53:36
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    基本流程概述

    1、项目需求:确定芯片的具体指标(spec)

    • 物理:工艺、面积、封装;
    • 性能:速度、功耗;
    • 功能:功能表述、接口定义。

    2、系统级设计:用系统建模语言对各模块进行描述
    3、前端设计:RTL设计、仿真、硬件原型验证、电路综合
    4、后端设计:版图设计、物理验证、后仿真
    5、封装和测试:

    在这里插入图片描述

    数字IC设计流程

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    数字前端

    1. 架构/算法设计分析

    • 目的完成芯片中数字部分的高层次算法或架构的分析与建模,为硬件提供一个正确的软件功能模型,更为重要的是,通过大量的高层次仿真和调试,为RTL实现提供总体性的设计指导。数字部分越复杂,这一点越重要。
    • 工具:MATLAB、C++、C、System C、System Verilog等。不同类型的芯片都不同的选择,如数字信号处理类芯片,偏好MATLAB。
    • 特点:这部分工作至关重要,基本上奠定了整个芯片的性能和功耗的基础。这部分工作主要由具有通信、信号处理、计算机、软件专业背景的工程师完成,也有很多微电子专业背景的工程师参与。

    2. RTL实现

    • 目的:依据第一步的结果,完成由高层次描述到Verilog HDL实现的过程。

    • 工具:GVim/Emac、Verilog/VHDL

    • 特点:这一步能明显区别中训练有素的工程师和初学者。前者在写代码的过程中,具有极强的大局观,能够在书写Verilog HDL、描述逻辑功能的同时,还能够兼顾逻辑综合、STA、P&R、DFX、功耗分析等多方面因素,最终提供一份另其他环节的工程师都赏心悦目的代码。初学者则处处留地雷,一不小心就引爆。

    3. Coding Style Check

    • 目的:排除RTL代码中CDC(Clock Domain Cross)、Lint等问题。
      CDC:跨时钟域检查
      LInt:代码潜在问题检查(例如A+B的进位溢出)
    • 工具:Syglass、LEDA、0inCDC
    • 特点:目前大部分芯片中的数字部分基本上都采用局部同步和全局异步的设计策略,因此,在设计中需要小心注意跨时钟域的数据同步问题。
    • 输入:RTL,SDC,lib/sglib
    • 输出:wave file,report

    4. 功能验证

    • 目的:在无延迟的理想情况在,通过大量的仿真,发现电路设计过程中的人为或者非人为引起的bug。主要指标是功能覆盖率

    • 工具:Modelsim、VCS、NC-Verilog、(DVE/Verdi波形查看器)

    • 语言:C++、C、System C、System Verilog,基于UVM的方法学等。主要是System Verilog,一般哪个方便用哪个。

    • 特点:验证工程师近年来已经成为IC设计中需求量最大的岗位。这个阶段会占用大量的时间,数以月计。

    5. 逻辑综合+DFT

    在这里插入图片描述

    • 目的:将RTL代码映射为与工艺库相关的网表。

    • 工具:DesignCompiler、RTL Compiler。DesignCompiler在市场中占有垄断性地位,几乎成为逻辑综合的标准。

    • 特点:
      a.从芯片生产的角度来看,在该步骤之前,所有的工作都可近似看做一个虚拟性的,与现实无关。而从逻辑综合起,后续所有的工作都将与工艺的物理特性、电特性等息息相关。逻辑综合工具的功能主要是将VerilogHDL格式的文本映射为网表格式的文本,因此,它的功能等同于文本编译器。那么转换的方式有很多种,工具如何选取呢?逻辑综合过程中,整个文本格式的编译过程是在给定的人为约束条件下进行的,通过这些约束和设定的目标来指导工具完成Compiler的工作。所以,逻辑综合过程可以看成一个多目标(频率、面积、功耗)多约束的工程优化问题
      b.该步骤中,通常会插入DFT、clock gating等。
      c.该步骤中通常加入Memory、各种IP等。为了在各种工艺库以及FPGA原型验证平台之间有一个更方便的移植,注意适当处理这些Memory、IP等的接口。该步骤中也可加入I/O、PLL等。
      DFT(Design For Test): 为了保证芯片内部的制造缺陷尽量能够哦被检测到,通过在电路中插入扫描链(Scan Chain)的方式,测试IC在生产制造过程中是否出现问题。加入DFT会增加20%~30%的面积。但为了保证良率,为了给客户的片子是合格的需要将具有缺陷(工厂制造缺陷)的片子筛除。

    • 输入文件:
      a.RTL代码:由ASIC design engineers团队提供;交接前,必须保证在第3步的check中没有任何问题;
      b.工艺库(.db):由晶圆厂提供;
      c.约束(SDC):由逻辑综合工程师和ASIC design engineers共同商定。

    • 输出文件:
      a.网表:包含了RTL中的所有的逻辑信息,除此以外,可能还会有DFT、clock gating、I/O等;网表主要用于P&R等流程;
      b.标准延迟文件SDF:主要包含了网表中所有器件的延迟信息,用于时序仿真;PT 会结合后端工具生成的一个更为精确的sdf ,所以,通常会用PT的sdf 文件做后仿真。
      Project文件:.ddc;
      c.各种报告:timing report、area report、constrain report、clock report、violation report等等,以及工具的log文件。(此处最好能够熟悉各种脚本语言,将各种report处理为友好易读形式)

    6.形式验证

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    • 目的:RTL代码和逻辑综合后的网表是否具有一致的功能。(尤其是在后端做ECO的时候)
    • 工具:Formality、Conformal
    • 输入文件:RTL代码、netlist(逻辑综合输出)、约束
    • 输出文件:match和verify 报告。

    7. 静态时序分析

    • 目的:分析设计中所有的路径,确保满足内部时序单元对建立时间和保持时间的要求。
    • 工具:PrimeTime、Tempus。PrimeTime在市场中占有垄断性地位,几乎成为STA的标准
      特点:
    • 输入:spef文件、PnR网表,标准单元库db文件,IP的dp文件
    • 输出:SDF,timing ECO文件
    • 特点:
      a.从逻辑综合开始,基本上每做一步大的调整,都会完成一次STA分析,以保证每步都能实现时序收敛。鉴于该特性非常重要,PrimeTime成为了Signoff的重要工具。
      b.所用到的SDC同逻辑综合;
      c.通常设计中会存在大量的违例路径,STA要修大量的setup、hold等,如何修这些违例,可以体现工作经验的重要性。此外,如果是前端修timing违例,一般会修的很快,但是会带来一个重大的问题,代码被前端修改后是否存在新的bug,还需重新仿真确认,仿真会消耗掉数以月计的时间,所以除非万不得已,不会找前端修timing。
      在这里插入图片描述
      注:静态时序分析和形式验证这属于验证范畴。
      STA主要是在时序上对电路进行验证,检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(violation)。而形式验证是从功能上对综合后的网表进行验证。常用的就是等价性检查(LEC)方法,以功能验证后的HDL设计为参考,对比综合后的网表功能,他们是否在功能上存在等价性。
      静态时序分析和形式验证出现在设计流程中前后端过程,有一些地方在前端中没有提到,应该是在后端当中比较重要,作为验证设计工作的一部分,在前端中也加入静态时序分析和形式验证可以提高设计的可靠性。

    数字后端(待补充)

    数字后端设计又称物理设计,将网标格式的文本转化成一个个有物理大小和位置的单元、连线。并且在实现过程中要满足面积、功耗、性能等要求。
    业界主流的后端工具来自synopsys、cadence两家公司,虽然两家公司工具不同但是基本流程相似。数字后端流程如下图
    在这里插入图片描述

    数字IC设计笔试题简答

    • 1.需求分析(制定规格书): 分析用户或市场的需求,并将其翻译成对芯片产品的技术需求
    • 2.算法/架构设计:
      a.算法设计:设计和优化芯片钟所使用的算法。这一阶段一般使用高级编程语言(如 C/C++),利用算法级建模和仿真工具(如 MATLAB, SPW)进行浮点和定点的仿真,进而对算法进行评估和优化。
      b.构架设计:根据设计的功能需求和算法分析的结果,设计芯片的构架,并对不同的方案进行比较,选择性能价格最优的方案。这一阶段可以使用 SystemC 语言对芯片构架进行模拟和分析。
    • 3.RTL 设计(代码输入): 使用 HDL 语言完成对设计实体的 RTL 级描述。这一阶段使 用 VHDL 和 Verilog HDL 语言的输入工具编写代码。
    • 4.RTL 验证(功能仿真): 使用仿真工具或其他 RTL 代码分析工具,验证 RTL 代码的 质量和性能。
    • 5.综合:从 RTL 代码生成描述实际电路的门级网表文件。
    • 6.门级验证(综合后仿真):对综合产生的门级网表进行验证。这一阶段通常会使用仿
      真、静态时序分析和形式验证等工具。
    • 7.布局布线:后端设计对综合产生的门级网表进行布局规划(Floorplanning)、布局 (Placement)、布线(Routing),生成生产用的版图。
    • 8.电路参数提取:确定芯片中互连线的寄生参数,从而获得门级的延时信息。
    • 9.版图后验证: 根据后端设计后取得的新的延时信息,再次验证设计是否能够实现所有 的功能和性能指标。
    • 10.芯片生产: 生产在特定的芯片工艺线上制造出芯片。
    • 11.芯片测试: 对制造好的芯片进行测试,检测生产中产生的缺陷和问题

    参考:
    [1]: https://www.zhihu.com/question/19863045
    [2]: 研分–摩文数字IC设计课程
    [3]: 路科验证笔试真题 100 题.pdf

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  • 数字IC就是传递、加工、处理数字信号的IC,是近年来应用最广、发展最快的IC品种,可分为通用数字IC和专用数字IC
  • 1、基于标准单元的ASIC设计流程。 2、数字前端设计流程 3、数字后端设计流程
  • 数字ic设计流程

    2014-09-09 15:26:41
    详细的描述了数字IC设计的详细过程,以及在各个阶段需要用到的软件
  • 二、数字IC设计流程及工具介绍 IC的设计过程可分为两个部分,分别为:前端设计(也称逻辑设计)和后端设计(也称物理设计),这两个部分并没有统一严格的界限,凡涉及到与工艺有关的设计可称为后端设计。 前端设计...

    一、芯片架构图

    想要设计数字IC设计,首先要了解IC芯片的架构图,下面两图为芯片的架构图。
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    二、数字IC设计流程及工具介绍

    IC的设计过程可分为两个部分,分别为:前端设计(也称逻辑设计)和后端设计(也称物理设计),这两个部分并没有统一严格的界限,凡涉及到与工艺有关的设计可称为后端设计。
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    前端设计的主要流程:

    1、规格制定
    芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求。

    2、详细设计
    Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模块功能。

    3、HDL编码
    使用硬件描述语言(VHDL,Verilog HDL,业界公司一般都是使用后者)将模块功能以代码来描述实现,也就是将实际的硬件电路功能通过HDL语言描述出来,形成RTL(寄存器传输级)代码。

    4、仿真验证
    仿真验证就是检验编码设计的正确性,检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准,一切违反,不符合规格要求的,就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程,直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim,Synopsys的VCS,还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证,该部分个人一般使用第一个-Modelsim。该部分称为前仿真,接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。

    5、逻辑综合――Design Compiler
    仿真验证通过,进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件,就是你希望综合出来的电路在面积,时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库,不同的库中,门电路基本标准单元(standard cell)的面积,时序参数是不一样的。所以,选用的综合库不一样,综合出来的电路在时序,面积上是有差异的。一般来说,综合完成后需要再次做仿真验证(这个也称为后仿真,之前的称为前仿真)逻辑综合工具Synopsys的Design Compiler,仿真工具选择上面的三种仿真工具均可

    6、静态时序分析——STA
    Static Timing Analysis(STA),静态时序分析,这也属于验证范畴,它主要是在时序上对电路进行验证,检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(violation)。这个是数字电路基础知识,一个寄存器出现这两个时序违例时,是没有办法正确采样数据和输出数据的,所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。

    7、形式验证
    这也是验证范畴,它是从功能上(STA是时序上)对综合后的网表进行验证。常用的就是等价性检查方法,以功能验证后的HDL设计为参考,对比综合后的网表功能,他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲,前端设计的结果就是得到了芯片的门级网表电路。

    Backend design flow后端设计流程:

    1、可测性设计——DFT
    Design ForTest,可测性设计。芯片内部往往都自带测试电路,DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是,在设计中插入扫描链,将非扫描单元(如寄存器)变为扫描单元。关于DFT,有些书上有详细介绍,对照图片就好理解一点。DFT工具Synopsys的DFT Compiler

    2、布局规划(FloorPlan)
    布局规划就是放置芯片的宏单元模块,在总体上确定各种功能电路的摆放位置,如IP模块,RAM,I/O引脚等等。布局规划能直接影响芯片最终的面积。工具为Synopsys的Astro。

    3、时钟树综合——CTS
    Clock Tree Synthesis,时钟树综合,简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用,它的分布应该是对称式的连到各个寄存器单元,从而使时钟从同一个时钟源到达各个寄存器时,时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。CTS工具,Synopsys Physical Compiler。

    4、布线(Place & Route)
    这里的布线就是普通信号布线了,包括各种标准单元(基本逻辑门电路)之间的走线。比如我们平常听到的0.13um工艺,或者说90nm工艺,实际上就是这里金属布线可以达到的最小宽度,从微观上看就是MOS管的沟道长度。工具Synopsys的Astro

    5、寄生参数提取
    由于导线本身存在的电阻,相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声,串扰和反射。这些效应会产生信号完整性问题,导致信号电压波动和变化,如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证,分析信号完整性问题是非常重要的。工具Synopsys的Star-RCXT

    6、版图物理验证
    对完成布线的物理版图进行功能和时序上的验证,验证项目很多,如LVS(Layout Vs Schematic)验证,简单说,就是版图与逻辑综合后的门级电路图的对比验证;DRC(Design Rule Checking):设计规则检查,检查连线间距,连线宽度等是否满足工艺要求,ERC(Electrical Rule Checking):电气规则检查,检查短路和开路等电气规则违例;等等。工具为Synopsys的Hercules实际的后端流程还包括电路功耗分析,以及随着制造工艺不断进步产生的DFM(可制造性设计)问题,在此不说了。物理版图验证完成也就是整个芯片设计阶段完成,下面的就是芯片制造了。物理版图以GDSII的文件格式交给芯片代工厂(称为Foundry)在晶圆硅片上做出实际的电路,再进行封装和测试,就得到了我们实际看见的芯片。

    三、每个流程使用的EDA工具

    在这里插入图片描述

    VCS和verdi的区别:

    VCS和Verdi是IC设计中常用的两款开发工具。VCS是Synopsys公司的产品,和大家所熟知的ModeSim一样的都是EDA仿真工具。Verdi是Nocas公司(已经被Synopsys公司收购)的产品,早前的版本叫Debussy,是一款十分优秀的Debug工具。虽然VCS中的DVE也能查看波形和Debug,但是Verdi则显得更专业一些。

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  • 数字ic设计流程以及相关工具

    千次阅读 2019-04-25 10:21:31
    我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍,分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时,所使用的软件工具也有相同和不同的。 数字Asic设计流程前端...

    数字ic设计流程及相关工具

    我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍,分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时,所使用的软件工具也有相同和不同的。

    数字Asic设计流程前端到后端使用工具

    在验证算法时一般使用C语言或者verilog来对系统算法进行建模,使用行为级描述来对算法功能的正确与否进行仿真。一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。
    算法验证完成之后,需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述,并且对其进行功能仿真验证。在该阶段可以使用的工具有很多,常用的有Active—HDL、Mentor的Modelsim系列软件和QuestaSim系列(前者使用三个核进行仿真,后者使用一个核,因此后者可以对不同语言环境下的描述进行混合仿真)。

    综合

    完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库,对前面得到的表述一定功能的代码进行综合,得到代码对应的由标准单元库中的门电路组成的实际电路映射。在综合的过程中,要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求,同时也要注意综合报告中所给出的违反约束的各个信息,并且利用这些信息来修改代码或者算法。在综合的过程中使用的工具最主要是Synopsys的DC和PC。

    布局布线

    做完综合之后,利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。

    后仿

    自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。一般常用的寄生参数提取工具有AVANTI的STAR-RC和Cadence的DRECULA或Diva,两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。Cadence的软件还可以通过导入版图,来对自动布局布线得到的版图中不满意的地方进行修补。
    寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取,然后利用所提取的时序参数在底层网表中反标进行后仿真,观察后仿真的时序是否满足设计规范的要求。如果满足则设计基本完成,不满足还需要进行迭代修改。产生反标需要的时序文件的软件是PT,而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多,比如Modelsim和Nclaunch(NC主要针对大型系统,而Modelsim则主要是针对小的设计,因为前者的工作平台是工作站后者是PC)

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  • 数字 IC 设计流程.docx

    2019-10-11 11:53:57
    文档讲述了数字集成电路的设计流程,包括前端设计和后端应用,同时包含了常用的软件应用。
  • 数字IC前端后端的区别,数字IC设计流程与设计工具

    万次阅读 多人点赞 2018-11-27 19:57:23
    数字IC就是传递、加工、处理数字信号的IC,是近年来应用最广、发展最快的IC品种,可分为通用数字IC和专用数字IC。 数字前端以设计架构为起点,以生成可以布局布线的网表为终点;是用设计的电路实现想法;主要包括:...

    数字IC就是传递、加工、处理数字信号的IC,是近年来应用最广、发展最快的IC品种,可分为通用数字IC和专用数字IC。

    数字前端以设计架构为起点,以生成可以布局布线的网表为终点;是用设计的电路实现想法;主要包括:基本的RTL编程和仿真,前端设计还可以包括IC系统设计、验证(verification)、综合、STA、逻辑等值验证 (equivalence check)。其中IC系统设计最难掌握,它需要多年的IC设计经验和熟悉那个应用领域,就像软件行业的系统架构设计一样,而RTL编程和软件编程相当。

    数字后端以布局布线为起点,以生成可以可以送交foundry进行流片的GDS2文件为终点;是将设计的电路制造出来,在工艺上实现想法。主要包括:后端设计简单说是P&R,像芯片封装和管脚设计,floorplan,电源布线和功率验证,线间干扰的预防和修 正,时序收敛,自动布局布线STA,DRC,LVS等,要求掌握和熟悉多种EDA工具以及IC生产厂家的具体要求。

     

    前端设计流程:

      1、需求分析与规格制定

    对市场调研,弄清需要什么样功能的芯片。

    芯片规格,也就像功能列表一样,是客户向芯片设计公司提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求。

      2、架构设计与算法设计

    根据客户提出的规格要求,对一些功能进行算法设计,拿出设计解决方案和具体实现架构,划分模块功能

           3、HDL编码

      使用硬件描述语言(VHDL,Verilog HDL)分模块以代码来描述实现,RTL coding,linux环境下一般用Gvim作为代码编辑器。

      4、功能仿真

    仿真验证就是检验编码设计的正确性。不符合规格要重新设计和编码。设计和仿真验证是反复迭代的过程,直到验证结果显示完全符合规格标准。该部分称为前仿真

    先进行模块级仿真(IP Level),然后在放到一起片级仿真(chip level)。

    仿真工具Synopsys的VCS,Mentor ModelSim(Linux版本为Questasim),Cadence Verilog-XL,Cadence NC-Verilog。该部分个人一般使用Modelsim,公司里应用最广泛的还是VCS。
    IP级验证要用到基于SystemVerilog的UVM方法学,这个是属于验证工程师的范畴。

      5、逻辑综合――Design Compiler

      仿真验证通过,进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist

    综合需要设定约束条件,就是你希望综合出来的电路在面积,时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库,不同的库中,门电路基本标准单元(standard cell)的面积,时序参数是不一样的。所以,综合库不一样,综合出来的电路在时序,面积上是有差异的。一般来说,综合完成后需要再次做仿真验证(这个也称为后仿真

    逻辑综合工具:Synopsys的Design Compiler,仿真工具选择上面的三种仿真工具均可。

      6、静态时序分析——STA

    Static Timing Analysis(STA),静态时序分析,验证范畴,它主要是在时序上对电路进行验证,检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(violation)。这个是数字电路基础知识,一个寄存器出现这两个时序违例时,是没有办法正确采样数据和输出数据的,所以以寄存器为基础的数字芯片功能肯定会出现问题。

    STA工具:Synopsys的Prime Time。

      7、形式验证——Formality

    验证范畴,它是从功能上(STA是时序上)对综合后的网表进行验证。

    常用的就是等价性检查方法,以功能验证后的HDL设计为参考,对比综合后的网表功能,他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。

    形式验证工具:Synopsys的Formality。

     

    从设计程度上来讲,前端设计的结果就是得到了芯片的门级网表电路。

    关于国内大厂IC前端的应届生招聘要求可参考:国内数字IC设计、数字前端校招要求(华为紫光复旦微)

    后端设计流程:

      1、可测性设计——DFT
    Design ForTest,可测性设计。芯片内部往往都自带测试电路,DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是,在设计中插入扫描链,将非扫描单元(如寄存器)变为扫描单元。关于DFT,有些书上有详细介绍,对照图片就好理解一点。

    DFT工具:Synopsys的DFT Compiler

       2、布局规划(FloorPlan)
    布局规划就是放置芯片的宏单元模块,在总体上确定各种功能电路的摆放位置,如IP模块,RAM,I/O引脚等等。布局规划能直接影响芯片最终的面积。

    工具为Synopsys的Astro。

      3、时钟树综合——CTS
    Clock Tree Synthesis,时钟树综合,简单点说就是时钟的布线。

    由于时钟信号在数字芯片的全局指挥作用,它的分布应该是对称式的连到各个寄存器单元,从而使时钟从同一个时钟源到达各个寄存器时,时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

    CTS工具,Synopsys Physical Compiler。

      4、布线(Place & Route)
    这里的布线就是普通信号布线了,包括各种标准单元(基本逻辑门电路)之间的走线。比如我们平常听到的0.13um工艺,或者说90nm工艺,实际上就是这里金属布线可以达到的最小宽度,从微观上看就是MOS管的沟道长度。

    工具Synopsys的Astro

      5、寄生参数提取
    由于导线本身存在的电阻,相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声,串扰和反射。这些效应会产生信号完整性问题,导致信号电压波动和变化,如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证,分析信号完整性问题是非常重要的。

    工具Synopsys的Star-RCXT

      6、版图物理验证
    对完成布线的物理版图进行功能和时序上的验证,验证项目很多,

    如LVS(Layout Vs Schematic)验证,简单说,就是版图与逻辑综合后的门级电路图的对比验证;

    DRC(Design Rule Checking):设计规则检查,检查连线间距,连线宽度等是否满足工艺要求;

    ERC(Electrical Rule Checking):电气规则检查,检查短路和开路等电气规则违例;等等。

    工具为Synopsys的Hercules

    实际的后端流程还包括电路功耗分析,以及随着制造工艺不断进步产生的DFM(可制造性设计)问题,在此不说了。物理版图验证完成也就是整个芯片设计阶段完成,下面的就是芯片制造了。

    物理版图以GDSII的文件格式交给芯片代工厂(称为Foundry)在晶圆硅片上做出实际的电路,再进行封装和测试,就得到了我们实际看见的芯片。

     

    参考资料:

    https://blog.csdn.net/weixin_43343190/article/details/82961013

    https://blog.csdn.net/dm12mail/article/details/52754826

    http://m.elecfans.com/article/651526.html

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  • 该PPT包含的内容是对SOC设计流程,及相对应的工具的一个介绍。没有包含如何设计SOC的细节问题。是一个精要而又详尽的SOC流程和工具参考资料
  • 数字IC设计流程

    千次阅读 2021-06-04 16:16:47
    将用户需求转换为用于设计的技术文档,并初步确定系统的设计流程。 System Model 系统级 C/C++/ Matlab/SystemC 说明芯片总体的架构、规格参数、模块划分、使用的总线,以及各个模块的详细定义等。 使用C/...
  • 数字IC设计流程整理

    2012-03-08 17:13:52
    根据设计的功能需求和算法分析的结果,设计芯片的架构,并对不同的方案进行比较。选择性能价格最优方案。这一阶段可以使用SystemC语言对芯片价格进行建模和分析。 4、 RTL设计。使用HDL语言完成对设计实体的RTL级...
  • 数字IC设计流程(1)

    2021-01-15 15:23:10
    数字IC设计流程 大体分类: 1 制定芯片的具体指标(确定项目需求) 芯片功能定位,性能指标,市场等,与同类型芯片功能比较。 1)物理指标 制作工艺,裸片面积,封装等。。。 2)性能指标 速度、功耗 3)功能指标 功能...
  • 数字IC设计流程 前端: 1.规格制定 甲方对芯片的功能,性能等方面提要求。 2.架构设计 架构工程师制定方案,设计架构,划分模块功能,定义接口时序。 3.RTL编码 数字IC设计工程师编写RTL代码,实现具体功能。 4....
  • IC设计流程以及各个阶段使用的工具  <img src=...
  • 数字IC设计流程学习笔记

    千次阅读 2019-11-22 23:07:04
    系统设计是确定IC的算法模型和系统架构等,并通过一些高级语言、matlab等对算法模型进行仿真、架构评估,划分各个模块的具体功能,最终确定系统设计规格书。 三、RTL Coding 通过VHDL/Verilog对各个模块...
  • 硬件描述语言,顾名思义就是描述硬件的语言,它用文本的形式来描述电子系统硬件结构和行为,是一种用形式化方法来描述数字电路和系统的语言。正是因为如此,硬件与软件不一样,他不像软件,你某天突发奇想,想实现...
  • 在进行通用型数字Asic设计时需要注意代码的风格,因为代码风格的好坏直接影响到综合软件的效果,风格规范的代码可以得到性能更高的芯片电路。另外,在写代码时还要注意尽量使用可综合的代码和能够避免系统出现毛刺与...
  • 数字IC设计的基本流程和主流EDA工具

    千次阅读 2021-04-28 10:18:57
    数字IC设计的基本流程和主流EDA工具 IC设计全周期存在迭代,以下按照正常无迭代流程: EDA三巨头:Synopsys、Cadence和Mentor。 Synopsys和Cadence公司前端和后端均有一套工具,不同公司有不同的design flow。Mentor...
  • 数字IC设计工程师要具备哪些技能

    千次阅读 多人点赞 2020-03-05 13:14:35
    数字IC设计工程师要具备哪些技能 本文同步发表于:http://exasic.com/article/index.php?md=talk-01 本篇简单罗列了作为数字IC设计工程师的必备知识和学习建议,希望对本科高年级和研究生阶段有志从事数字IC设计的...
  • 数字IC设计的前端设计和后端设计流程数字IC前端设计 数字IC前端设计 数字IC就是传递、加工、处理数字信号的集成电路(Integrated Circuit, IC), 近年来集成电路技术的飞速发展和广泛应用、IC品种也多种多样,按照IC...
  • 导读:作者有幸在中国电子信息领域的排头兵院校“电子科技大学”攻读研究生期间,接触到前沿的数字IC验证知识,旁听到诸如华为海思、清华紫光等我国顶尖集成电路相关企业面授课程,对数字IC验证有了一些知识积累和...
  • 本文主讲《数字IC设计与模拟IC设计的区别》,初衷在于希望对新入行或想入行的同学在方向选择时提供有效的参考。 正文: IC设计是半导体集成电路产品设计的统称,又称芯片设计,按功能可分为: 数字IC; 模拟IC; ...
  • 数字IC前端到数字IC后端的synopsysEDA自动化流程脚本,自动处理DC、FM、PT等等软件的自动处理脚本
  • 数字IC设计知识点

    2021-10-16 15:06:20
    数字IC设计知识点目录一、异步电路设计的优缺点二、同步电路设计的优缺点三、亚稳态四、跨时钟域的时候,“快时钟到慢时钟”与“慢时钟到快时钟”之间的区别五、多比特指示信号跨时钟域的传输六、多比特数据流跨时钟...
  • 数字IC设计入门方法与资料大全

    千次阅读 多人点赞 2020-08-30 14:24:57
    文章目录 文章目录0. 前言 如果正准备入行数字芯片设计行业可以看看下几篇行业入门介绍的文章,因水平有限,文中难免存在疏漏、错误之处,与最新技术脱节之处必定不少,敬请细心的读者不吝指教。...数字IC设计入门篇
  • 模拟IC设计数字IC 设计的区别

    千次阅读 2017-07-24 00:10:00
    整理一些搜到的网页 http://www.elecfans.com/analog/20131008329061.html “模拟芯片设计的四重境界”http://bbs.eetop.cn/thread-21072-1-1.html ... 数字、模拟电路芯片的区...
  • 这个是 IC 设计的后端纳米工艺 VLSI 物理设计与实现流程,包括 Cadence Genus 综合技术,物理设计与实现流程,RTL-to-GDSII 流程,让你了解库文件(时序库、物理库)、RTL 文件、时序约束文件、综合、平面布局规划...

空空如也

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