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  • 一、设计原理4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时,且复位信号clr低电平有效时,就把计数器的状态清0。在clr复位信号无效(即此时高电平有效)的前提下,当clk的上升沿到来时,如果...

    一、设计原理

    4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时,且复位信号clr低电平有效时,就把计数器的状态清0。

    在clr复位信号无效(即此时高电平有效)的前提下,当clk的上升沿到来时,如果计数器原态是15,计数器回到0态,否则计数器的状态将加1

    二、VHDL源程序

    library ieee;

    use ieee.std_logic_1164.all;

    entity cnt4e is

    port(clk,clr:in std_logic;

    cout:out std_logic;

    q:buffer integer range 0 to 15);

    end cnt4e;

    architecture one of cnt4e is

    begin

    process(clk,clr)

    begin

    if clk'event and clk='1'then

    if clr='1'then

    if q=15 then q<=0;

    cout<='0';

    elsif q=14 then q<=q+1;

    cout<='1';

    else q<=q+1;

    end if;

    else q<=0;

    cout<='0';

    end if;

    end if;

    end process;

    end one;

    三、仿真波形图

    VerilogHDL和一个的编程语言其实也差不多,关键在于首先要了解所搭的电路。不仅仅是纯语言思想,同时动手实践也相当重要。

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  • 同步四位二进制加法计数器逻辑电路图如下: 同步四位二进制减法计数器逻辑电路图如下:

    同步四位二进制加法计数器逻辑电路图如下:在这里插入图片描述
    同步四位二进制减法计数器逻辑电路图如下:在这里插入图片描述

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  • 3.学习使用VAHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计实验仪器设备1.PC机,1台2.QuartusII系统三实验原理含计数使能、异步复位4加法计数器,其中有锁存器、rst是异步清零信号,低电平有效...

    实验目的

    1

    .熟悉Q

    uartusII

    的VHDL文本设计流程全过程,学习计数器的设计与仿真

    2

    .掌握简单逻辑电路的设计方法与功能仿真技巧。

    3

    .学习使用

    V

    AHDL

    语言进行含异步清零和同步加载与时钟使能的计数器的设计

    实验仪器设备

    1

    PC

    机,

    1

    2

    .Q

    uartusII

    系统

    实验原理

    含计数使能、异步复位

    4

    位加法计数器,其中有锁存器、

    rst

    是异步清零信号,低电平

    有效;

    clk

    是锁存信号、当

    ena

    1

    时使能锁存器。

    实验内容

    VHDL

    语言设计一个含异步清零和同步加载与时钟使能的计数器,并进行编辑,编

    译与仿真。要求

    (1)

    设计含有异步清零

    CLR

    和时钟使能端

    ENA

    (2)

    D

    触发器设计带有上述功能的十进制的加法计数器。

    实验程序

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USE IEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY CNT10 IS

    PORT(CLK,RST,EN : IN STD_LOGIC;

    CQ : OUT STD_LOGIC_VECTOR(3

    DOWNTO

    0);

    COUT : 0UT STD_LOGIC);

    END ENTITY CNT10;

    ARCHITECTURE behav OF CNT10 IS

    BEGIN

    PROCESS (CLK,RST,EN)

    V

    ARIABLE

    CQI : STD_LOGIC_VECTOR(3

    DOWNTO 0);

    BEGIN

    IF RST=

    1

    THEN CQI:=(OTHERS =>

    0

    );

    ELSIF CLK

    EVENT AND CLK=

    1

    THEN

    IF EN=

    1

    THEN

    IF CQI<9 THEN CQI:=CQI+1;

    ELSE

    CQI

    :=

    (OTHERS =>

    0

    );

    END IF;

    END IF;

    END IF;

    IF CQI=9 THEN COUT<=

    1

    ;

    ELSE COUT<=

    0

    ;

    END IF;

    CQ<=CQI;

    END PROCESS;

    END ARCHITECTURE behav;

    .

    实验仿真图形

    展开全文
  • 同步集成电路计数器 || 74161 74163 74160 || 同步级联 异步级联 ||...1. 4位同步二进制计数器7416174161的功能有4个:异步清零同步置数保持同步计数其逻辑图和功能表如下图所示,(CLR非)是异步清零端(LD非)是同步置...

    同步集成电路计数器 || 74161 74163 74160 || 同步级联 异步级联 || 数电

    83355fea5b313af4d72f44f33636bbaf.png

    66ac80011c580bb27eaecf95cfc6c6b5.png

    TTL器件和CMOS器件的工作电压和输入输出接口参数会有差别。

    上面图中,各式76161虽然型号不同,但是逻辑功能都是相同的,后面统称74161。

    1. 4位同步二进制计数器74161

    74161的功能有4个:

    • 异步清零
    • 同步置数
    • 保持
    • 同步计数

    e90ae9050e8e00ab60378dc6e9c3c955.png

    其逻辑图和功能表如下图所示,

    • (CLR非)是异步清零端
    • (LD非)是同步置数控制端
    • ENT和ENP是计数控制端
    • CLK用作时钟信号输入端
    • D0D1D2D3用作4位预置数据输入
    • Q0Q1Q2Q3表示四位计数器的状态
    • RCO为计数器进位输出端

    逻辑符号内部有一些标识符,他们有特定的含义。

    例如,和异步清零端(CLR非)对应的内部标识符为CT=0,其中CT是英文counter的缩写。这个标识符表示,在这个输入端施加有效电平,将使计数器清零,也就是使状态Q3Q2Q1Q0变成0000。我们可以看到,这个输入端标有一个三角符号,它表示这个输入端的有效电平是低电平。也就是说,(CLR非)为低电平0时,计数器将清零。

    再一例,和输出端RCO对应的标识符为3CT=15,其中CT=15表示当计数器的状态Q3Q2Q1Q0=1111,即十进制数15时,RCO将变成高电平1。其中3表示RCO的输出逻辑电平受其它带有数字3的标识符所对应的输入端信号的影响。我们可以找到,代表舒服带有数字3的标识符为G3,对应输入端ENT,表明计数控制端ENT对进位输出RCO有影响。

    此外,为了画图方便,我们经常使用右边所示的逻辑符号传统画法。

    99c5c1736508b7b84750062da5c7caea.png

    4e8b6249e25348a9a7d9a98d7a6d3eb8.png

    2. 4位同步二进制计数器74163

    74163的逻辑符号与功能分别如图所示和如表所示。

    乍一看,好像和刚刚介绍过的74161没什么区别。

    他们确实非常相像,差别在于逻辑符号左边的第一个输入信号。也就是(CLR非的清零方式)。

    异步清零端(CLR非)对应的内部标识符为5CT=0而不是CT=0。

    根据之前的介绍,由于带数字5的是C5,其对应的输入引脚是时钟CLK,因此我们会想到74163的清零信号必然受到时钟CLK的影响。

    从74163功能表的第一行我们可以发现,低电平有效的清零信号(CLR非)必须由时钟CLK的上升沿触发,才能起到清零左作用。因此我们把这种清零方式称为同步清零。

    至此,我们可以说74163和74161的唯一差别在于清零方式。

    74161采用异步清零,而74163采用同步清零,其它的工作过程是相同的。

    在数字集成电路中,大部分的触发器、计数器和后面要学习的寄存器、移位寄存器大都采用异步清零的方式。

    af05e1e960d9fcce6e0554a14f6c706d.png

    3. 十进制同步计数器74160

    和前面学过的4位二进制计数器74161相比,74160工作模式是一样的。

    • 异步清零
    • 同步置数
    • 保持
    • 同步计数

    唯一的差别是计数的状态转换图不同。

    3cdda00f601685fef711dfbe93f1b5ca.png

    下图是74160的逻辑符号、简化符号和功能表。

    输出端RCO对应的标识符为3CT=9,其中CT=9表示当计数器的状态Q3Q2Q1Q0=101,即十进制数9时,RCO将变成高电平1。

    4cfe90155c5852856efc8e9c9f620924.png

    下面我们看到的是74160的状态转换图,由于下面的10个状态和8421BCD码是一一对应的,因此74160也被称为8421BCD码计数器。

    3b00c8c3985923b0f3b34250ad37f2ef.png

    1c07a7ca44266b4308c063bd1373dcc3.png

    2. 计数器的级联

    a7484f0864b0400a5c31ce3286159230.png

    2.1 异步级联

    34bdd3e0ee35f841452a0253b11c34a3.png

    异步级联会导致工作频率的下降。

    b8342f876cb43a453116c206df2e1d55.png

    2.2 同步级联

    下图接法被称作同步级联,因为两片74160的时钟输入端被连接到了一起,它们可以在统一的时钟脉冲下同步地工作。

    同步级联利用ENT和ENP端来实现。

    6f155b00e6d7784928d288af5e33fbc5.png

    下图介绍工作原理。

    计数器(1)的计数控制端ENT=1、ENP=1,因此计数器(1)工作在同步计数模式,也就是在时钟信号CLK作用下进行加法计数。

    而计数器(2)的计数控制端ENT和ENP受控于计数器(1)的进位输出端RCO(1),因此计数器(2)能否工作在计数模式,取决于RCO(1)的电平。当RCO(1)=1时,计数器(2)工作在同步计数模式,也就是在时钟信号CLK作用下进行加法计数;当RCO(1)=0时,计数器(2)工作在保持模式,即不管有无时钟脉冲,计数器(2)保持状态不变。

    d9a02ecb209039b09bc3150a5bf68b5d.png

    计数器配合BCD译码器可以通过数码管显示出计数状态。

    0e4de71b4fc38f0dc28ecd73d651c20b.png

    f144e46e6f3e8bd533b746c2b1eb11ec.png

    6079db2b3fe4c39524a680fb9da0eb78.png

    由于同步级联计数器的性能优于异步级联,因此推荐使用同步级联的方法。

    丢题目,

    424bba12c5d757242962b054376f5c86.png

    视频:MOOC-数字逻辑电路-第9单元 时序逻辑功能-同步集成电路计数器

    展开全文
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四位同步二进制计数器