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  • D触发器原理-D触发器电路图
  • D触发器二分频电路图

    2020-07-15 05:22:18
    本文主要为D触发器二分频电路图,下面一起来学习一下
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    cmos_d触发器原理
  • 带异步置位复位端的同步RS触发器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 【转载】门电路组成D触发器

    万次阅读 2018-10-12 17:45:57
    5.4.1 D触发器电路结构与工作原理  简单的钟控D触发器的逻辑电路如5.4.1所示。它也是在基本的RS触发器的基础上发展而来的。D触发器只有一个数据端。  下面结合其电路结构分析其工作原理。      当时钟...

     

    本文转载自http://www.elecfans.com/book/623/

    5.4.1  D触发器电路结构与工作原理

        简单的钟控D触发器的逻辑电路如图5.4.1所示。它也是在基本的RS触发器的基础上发展而来的。D触发器只有一个数据端。

        下面结合其电路结构分析其工作原理。

     
     

        当时钟信号CP = 0时,经G3和G4与非门后,得,所以D触发器得逻辑状态保持不变。

        当时钟信号CP = 1时,经G3和G4与非门后,得,代入基本RS触发器得特性方程可得:

                         (5.4.1)

    上式即为D触发器特性方程,根据基本RS触发器约束条件:

                       

    所以钟控D触发器输入端没有约束条件得限制。从式(5.4.1)的特性方程可以看出其工作得特点为:CP = 0时,触发器状态保持不变;CP = 1时,触发器的输出端接收输入端D的数据,保存在输出端。根据这一特性可以作出其状态图如图5.4.2所示,其逻辑状态转移真值表如表5.4.1所示。

     

     例5.4.1 在图5.4.1所示的钟控D触发器中,已知CPD的波形如图5.4.3所示,试画出输出端的电压波形。设初始状态

    解:钟控D触发器的工作特点是在时钟信号为1期间,输出端根据输入端D的数据而发生变化。根据这一特点作出输出端的电压波形如图5.4.3所示。

    5.4.2  边沿D触发器

        钟控D触发器同样存在CP = 1期间的多次翻转现象。只有采用边沿结构的D触发器才能解决这个问题,使输出端的值只与时钟信号边沿时刻所对应的D数据有关。图5.4.4为维持阻塞D触发器逻辑电路图和符号。

    电路中是异步复位、置位功能端,其作用如下:

    (1)当时,门G2输出为1,即;同时的低电平送到了G3,则G3输出为1,G1的三个输入端都为1,G1则输出为0,即,触发器复位。

    (2)当时,G1输出为1,即;同时的低电平送到了G5,则G5输出为1,如果CP = 1,则G3的三个输入端都为1,G3输出为0,得G4的输出为1,从而得出G2输出为0,即,如果CP = 0,G3 和G4输出都为1,得G2输出为0,即,触发器置位。

     
     

    从分析的结果来看,的复位和置位与时钟信号CP无关,都是低电平有效。

        中没有低电平出现时,在时钟信号的边沿作用下,输出端的逻辑状态与输入端的数据D有关。其工作原理如下:

        (1)当D= 0时

    CP= 0时,G3、G4的输出为1,G6 输出为1,G5输出为0,此低电平封锁了G3。在CP01时刻,G4的输入端的时钟信号变为1,其全部的输入端都是1,所以G4输出为0,从而。G4输出0送到了G6,此时即使D的数据发生变化,G6的输出也不会改变。所以将G4到G6的连线称为置0维持线。G3到G4的连线称为置0阻塞线。

    (2) 当D= 1时

    CP= 0时,G3、G4的输出为1,G6 输出为0,此低电平封锁了G4,G5输出为1。在CP01时刻,G3的输入端的时钟信号变为1,其全部的输入端都是1,所以G3输出为0,从而。G3输出0送到了G5,此时即使D的数据发生变化,G5的输出也不会改变。所以将G3到G5的连线称为置1维持线。G5到G6的连线称为置1阻塞线。

       通过上面的分析可知,由于采用了维持阻塞结构,在CP信号的上升沿到来时将D的数据送到了输出端,具有边沿触发特性,在CP信号上升沿之后,D的数据即使发生变化,也不会影响到输出端。其抗干扰能力比主从结构的触发器强。

        边沿D触发器的特性方程为:

    。                           (5.4.2)

    例5.4.2 在图5.4.4所示的边沿D触发器中,已知CPD波形如图5.4.5所示,试画出输出端的电压波形。设初始状态

      

     

    解:根据边沿D触发器的工作特点,电路中是直接复位、置位功能端,与此时的CPD信号无关,在同时为高电平时,时钟信号的上升沿到来时将D的数据保存到输出端。作出输出端的电压波形如图5.4.5所示。

       利用CMOS传输门也可以组成钟控D触发器。其电路结构如图5.4.6所示。电路由两个传输门和两个-组成。

    CP = 0时,TG1导通,TG2关断,此时的等效电路如图5.4.7(a)所示,触发器的输出端的值与输入端D有关,即:。当CP = 0时,TG2导通,TG1关断,此时的等效电路如图5.4.7(b)所示,触发器的输出端的状态保持不变。

           利用CMOS传输门也可以组成边沿D触发器,其电路结构如图5.4.8所示。

     
     

    电路采用的是主从结构,将两个CMOS传输门组成的钟控D触发器连接而成。图中的虚线表明的是D触发器的异步复位、置位功能端RD、SD,是高电平有效复位和置位。

    CP = 0时,TG1导通,TG2关断,TG3关断,TG4导通,此时的等效电路如图5.4.9(a)所示,触发器的输出端跟随输入端D的数据变化而变化,而输出端的值保持不变。


     

    CP = 1时,TG2导通,TG1关断,TG4关断,TG3导通,此时的等效电路如图5.4.9(b)所示,触发器的输出端的值取决与的值,也就是说在时钟信号的上升沿到来时,将主触发器的数据送到输出端保存下来,而在时钟信号下降沿前夕,的值是等于此时的输入端D的值,所以在CP01时,输出端接收D的数据,也就是边沿触发器的特点。其逻辑符号如图5.4.4(b)所示。

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    一、D触发器简介

    D触发器是一种最简单的触发器,在触发边沿到来时,将输入端的值存入其中,并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间,D的跳转不会影响触发器存储的值,但是在脉冲边沿到来之前,输入端D必须有足够的建立时间,保证信号稳定。

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-cHRt8vr3-1617099997280)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617023202287.png)]

    • D:输入信号
    • CLK:时钟信号
    • SET:置位信号,低电平有效
    • CLR:清除(重置)信号,低电平有效

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-cRru6HWP-1617099997282)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617025029725.png)]

    • 当控制信号SETCLR中存在低电平时,输出信号 Q n + 1 Q^{n+1} Qn+1跟随CLR(清除信号)
    • 当控制信号SETCLR都为高电平时,如果CLK上升沿,输出信号 Q n + 1 Q^{n+1} Qn+1跟随D;如果CLK为除上升沿的其他状态,输出信号 Q n + 1 Q^{n+1} Qn+1状态保持不变,依旧为 Q n Q^n Qn 时的状态

    D触发器是上升沿触发

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-eCotRpdQ-1617099997284)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617026397089.png)]

    二、在 Quartus-II 中自己用门电路设计一个D触发器

    1. 创建一个工程文件

    如何新建一个工程文件,请参考:quartus II输入原理图及仿真步骤

    2. 新建一个波形文件

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-7Cgnnbwq-1617099997287)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617094045653.png)]

    选择nand2,二个输入的与非门,依次添加四个nand2和一个非门not

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-FwGSRaDz-1617099997289)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617087092100.png)]

    通过工具栏上面输入输出工具,以及连线工具,设计出以下的电路图

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-YOuv4dSn-1617099997291)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617087791311.png)]

    保存电路图

    编译原理图文件

    启动分析与综合,编译原理图文件

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-v4q6FIgv-1617099997292)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617088345970.png)]

    rtl viewer,查看硬件电路图(Tools ---> Netlist Viewers ---> RTL Viewer

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-cRFITRPJ-1617099997293)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617088411917.png)]

    3. 创建vwm格式波形文件,输入激励源

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    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-QodyDtOZ-1617099997295)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617088743063.png)]

    添加后,效果如下

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-hrxyFqIS-1617099997296)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617088780428.png)]

    编辑输入Clk,产生时钟信号

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-aE5S9dqr-1617099997296)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617088906195.png)]

    鼠标选择D,Q信号Q_n,,进行编辑

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-TTw7eylc-1617099997297)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617089496398.png)]

    4. 时序波形仿真

    运行时许仿真,可能会报如下错误:

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-Wh1pMZ8U-1617099997298)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617093411035.png)]

    解决办法

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-3IhnxkND-1617099997299)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617093473895.png)]

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-kXjGcMAL-1617099997300)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617093565865.png)]

    重新开始仿真

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-lCFOmzTz-1617099997301)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617093663343.png)]

    三、在 Quartus-II 中直接调用一个D触发器电路

    1. 新建一个工程文件

    2. 新建一个波形文件

    添加D触发器(器件name为dff)

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-qHASlEJ9-1617099997302)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617094250902.png)]

    3. 编译原理图

    编译后,查看硬件电路图如下:

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-kjwntcv7-1617099997303)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617094352527.png)]

    4. 创建vwm格式波形文件,并时许仿真

    编辑波形

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-ZFzgRQJ2-1617099997304)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617094633697.png)]

    时序仿真

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-4Euaa6sB-1617099997305)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617094762308.png)]

    四、在 Quartus-II用Verilog语言写一个D触发器

    1. 创建一个工程文件

    2. 编写Verilog文件

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-wMhdCDAT-1617099997306)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617094992146.png)]

    添加如下内容:

    module dff(clk,clr,rst,d,q);//clr清0,rst复位
    	input clk,clr,rst,d;
    	output q;
    	reg q;
    	always@(posedge clk or posedge clr)
    	begin
    		if(clr==1'b1)q<=1'b0;
    		else if(rst==1'b1)q<=1'b1;
    		else q<=d;
    	end
    endmodule
    

    然后保存并编译

    3. 查看硬件电路图

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-MEV83cER-1617099997307)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617095369820.png)]

    4.测试代码

    module test03_tb;
    	reg clk,rst,clr,d;
    	wire q;
    	initial
    		begin 
    			clk=1'b0;
    			forever #10 clk=~clk;
    		end
    	initial 
    		begin
    			clr=1'b0;
    			rst=1'b0; d=1'b0;
    			#10 rst=1'b1;clr=1'b0;d=1'b0;
    			#10 rst=1'b1;clr=1'b1;d=1'b1;
    			#10 rst=1'b0;clr=1'b0;d=1'b1;
    			#20 d=1'b0;
    			#20 d=1'b1;
    		end
    	test03 U1(.clk(clk),.clr(clr),.rst(rst),.d(d),.q(q));
    endmodule 
    

    具体仿真过程请参考:Modelsim SE版本的安装及使用方法

    5. 仿真结果

    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-jiLtagC2-1617099997308)(E:%5Cdasan2%5C%E5%AE%9E%E9%AA%8C%E4%BD%9C%E4%B8%9A%5C%E5%B5%8C%E5%85%A5%E5%BC%8F%E7%B3%BB%E7%BB%9F%E5%BA%94%E7%94%A8%E5%BC%80%E5%8F%91%5CQuartus-II%E8%AE%BE%E8%AE%A1D%E8%A7%A6%E5%8F%91%E5%99%A8%5C1617099476042.png)]

    五、参考🔗

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  • D触发器的设计与仿真

    2015-05-23 18:18:24
    D触发器的仿真与设计,详细讲解了代码算法思想。用Verilog实现
  • 基于Multisim14,绘制的JK触发器及D触发器构成计数型触发器仿真.
  • verilog实现D触发器

    2020-06-05 21:47:00
    verilog语言实现multisimD触发器的仿真 包含程序代码QUARTUS和文件
  • 任务:请用74LS74构成一个4分频器,即输出信号的频率为输入信号频率的四分之一 一种仿真电路如下所示 该电路仿真波形如下所示 仿真文件已放置于资源中,无需CB即可下载

    任务:请用74LS74构成一个4分频器,即输出信号的频率为输入信号频率的四分之一

    一种仿真电路如下所示

    该电路仿真波形如下图所示

     

    仿真文件已放置于资源中,无需CB即可下载 

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  • vivado实现异步复位的D触发器

    千次阅读 2019-06-30 22:11:42
    vivado实现异步复位的D触发器 异步复位的D触发器功能 常见的带有异步复位控制端口的上升沿 D 触发器的功能表如下表所示。不难看出,只要复位控制端口的信号有效,D 触发器就会立即进行复位操作。可见,这时的复位...

    vivado实现异步复位的D触发器

    异步复位的D触发器功能

    常见的带有异步复位控制端口的上升沿 D 触发器的功能表如下表所示。不难看出,只要复位控制端口的信号有效,D 触发器就会立即进行复位操作。可见,这时的复位操作是与时钟信号无关的。
    在这里插入图片描述
    在这里插入图片描述

    Verilog代码实现异步复位的D触发器

    module async_rddf(clk,reset,d,q,qb);
    input clk,reset,d;
    output q,qb;
    reg q,qb;
    always @(posedge clk or negedge reset)
    		begin if(!reset) begin
    			q<=0;
    			qb<=1;
    		end
    		else 
    		begin
    			q<=d;
    			qb<=~d;
    		end 
    	end
    endmodule
    
    展开全文
  • D触发器时序

    千次阅读 2019-10-18 10:10:28
    在网上找到了一个比较清楚描述D触发器时序的图片,对于 理解D触发器的原理很有帮助。 只在时钟的上升沿时,Q的状态才会发生变化。 另外寄存器的 建立时间和保持时间 建立时间(setup time)是指触发器的时钟信号...
  • 同步D触发器时序原理

    2020-10-18 14:45:54
    为了避免同步RS触发器的输入信号同时为1,可以在S和R之间接一个“非门”,信号只从S端输入,并将S端改称为数据输入端D,如15-8所示。这种单输入的触发器称为同步D触发器,也称D锁存器。
  • 触发器及其电路分析

    千次阅读 2018-05-02 20:53:56
    概述时序电路是数字逻辑课程的核心部分,也是学习后续硬件相关课程的重要基础部分,PC中的计数器、内存、倍频/分频器等都是典型的时序电路。前面学习的组合电路电路的输出只与电路的输入相关,不具备保存数据功能...
  • 使用2个D触发器(1片74LS74芯片)可以用两种方法接成四分频电路 方法一:先接成两个二分频电路,再相连就是四分频电路,依次类推可以做成八分频、十六分频........... 方法二:直接四分频电路 结论:这两种...
  • 将差分输出(隔离式)放大器产品连接到单端输入ADC 无论您是...对于需要增强型隔离的应用,AMC1301 输出 围绕 1.44V 共模电压变化的全差分信号,可以直接馈送到独立模数转换器 (ADC) 中(如 1 所示),或者馈 送
  • D触发器工作原理

    2013-07-30 21:21:54
    下面以维持阻塞D触发器为例介绍边沿触发器的工作原理。
  • 然而,只要对D触发器的外围电路加以改进,根据其基本逻辑功能。就可充分发挥其独特的作用。数字装置中常用的脉冲宽度检测电路,对脉冲信号的宽度进行识别,例如,当输入脉冲的宽度为一个特定值时。便产生一个响应,...
  • 管脚介绍 真值表 不会看的 会用就行
  • 用或非门组成的基本RS触发器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 在数字电路中,异步复位的上升沿D触发器的逻辑电路符号如下所示,其功能表如下表所示。其工作原理为:只要复位控制端口的信号有效(为0),D 触发器就会立即进行复位操作,与时钟信号无关。当复位端置1时,在时钟...
  • quartus仿真14:D触发器实现序列检测

    千次阅读 2020-10-09 20:34:52
    可重复序列101的检测,PPT来自西电孙万蓉老师,我补充了状态分配并根据输出方程和激励方程画出电路图,最后仿真波形Z和PPT上相同。 慕课里还经过了状态化简等一系列步骤,我这是最原始版本的仿真 可重复的序列1111...
  • 带有使能端的T触发器怎么接成D触发器?求教。谢谢。~~~~~~~~~~~~~~~~~
  • 同步D触发器74LS75组成的4位寄存器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 用Verilog hdl来实现d触发器2分频程序源码,有相关程序、原理、仿真,大家可做参考。

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