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    文章首发于我的个人博客

    下图所示为一个一般意义上的VHDL结构模式。其中实体和结构体是VHDL程序的必要部分,他们可以构成最基本的VHDL程序。通常,一个VHDL程序还包含库和程序包,比如最常用的IEEE库中的STD_LOGIC_1164程序包。一个实用的VHDL程序也可以由一个或多个实体构成,可以将一个实体作为完整的系统直接使用,也可以将其作为一个底层的配置,即元件来例化。配置(CONFIGURATION)常用于行为仿真,可以与对特定的结构体进行配置,选择控制。

    实体(ENTITY)

    实体语句结构

    ENTITY eneity_name IS PORT (
    ​			......
    ​			);
    END ENTITY entity_name;
    

    以半加器为例

    ENTITY h_adder IS PORT(
    	a, b : IN STD_LOGIC;
    	co, so : OUT STD_LOGIC
    	);
    END ENTITY h_adder;
    

    结构体(ARCHITECTURE)

    用于描述内部电路;一个ENTITY可以存在多个ARCHITECTURE;
    结构体语句结构

    ARCHITECTURE one of entiey_name IS
    BEGIN 
    	--statements;
    END ARCHITECTURE one;
    

    以半加器为例

    ARCHITECTURE one of h_adder IS 
    BEGIN
    	co <= NOT(a AND b);
    	so <= (a OR b) AND (a NAND b);
    END ARCHITECTURE one;
    

    进程(PROCESS)

    PROCESS语句包含一个代表实体中部分逻辑行为的、独立的顺序语句描述的进程。
    PROCESS的语句结构

    PROCESS(信号敏感表)
    [进程说明部分]			-- 定义信号、变量
    BEGIN
    ​	...
    END PROCESS;
    

    配置(CONFIGURATION)

    决定使用哪一个ARCHITECTURE;

    组件(Component)

    声明已定义的其他实体,可以在声明的结构体内调用其他元件。
    组件语句结构

    Component comp_name PORT(
    	...
    	);
    END Component;
    

    以声明半加器为例

    Component h_adder PORT(
    	a, b : IN STD_LOGIC;
    	co, so : OUT STD_LOGIC
    	)'
    END Component;
    

    Example

    通过设计一个一位全加器的例子来总结上述的内容。

    • 半加器描述(Half_Add.vhd)
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    
    ENTITY Half_Add IS PORT(
    	a,b : IN STD_LOGIC;
    	co, so : OUT STD_LOGIC
    	);
    END ENTITY Half_Add;
    
    ARCHITECTURE one of Half_Add IS 
    BEGIN
    	co <= NOT(a NAND b);
    	so <= (a OR b) AND (a NAND b);
    END ARCHITECTURE one;
    
    • 全加器描述(Full_Add.vhd)
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    
    ENTITY Full_Add IS PORT(
    	ain, bin, cin : IN STD_LOGIC;
    	cout, sum : OUT STD_LOGIC
    	);
    END ENTITY Full_Add;
    
    ARCHITECTURE one of Full_Add IS 
    	COMPONENT Half_Add PORT(		--在全加器结构体中加入半加器组件描述声明
    		a, b : IN STD_LOGIC;
    		co, so : OUT STD_LOGIC
    		);
    	END COMPONENT;
    
    SIGNAL d, e, f : STD_LOGIC;
    BEGIN 
    	u1 : Half_Add PORT map(a=>ain, b=>bin, co=>d, so=>e);	--使用PORT MAP()实例化元件
    	u2 : Half_Add PORT map(a=>e, b=>cin, co=>f, so=>sum);
    	cout <= f OR d;
    
    END ARCHITECTURE one;
    

    注意,需要将Full_Add.vhd设置为顶层实体,这样编译后才能生成一位全加器。编译后生成的RTL图

    半加器RTL

    一位全加器RTL

    展开全文
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    一、VHDL语言基本结构如下:

    • 库的引用
    • 实体声明
    • 结构体的声明
    • 结构体的定义
    • 配置;
      以上实体声明和结构体是必须的,如果只使用标准库中的数据类型,则可不需要库的引用;如果只一个结构体,则配置不是必须的。

    二、VHDL程序的注释

    VHDL程序的注释由连续两个“- -”开头到本行结束

    三、库的引用(VHDL库)

    库一般是一些常用VHDL代码的集合,包括:数据类型的定义、函数定义、子程序定义、元件引用声明、常量定义等一些可复用或是共享的VHDL代码。程序引用了库就可以使用该库中的VHDL代码。
    库的声明格式:
    library库名;
    use库名.库中程序包.程序包中的项;
    例如

    • library ieee;

    • use ieee.std_Logic_1164.all;
      ieee是库名,是VHDL设计中使用频率最高的库之一,包括一些常用数据类型的定义及相关操作。ieee库有以下几个常用的程序包:

    • std_logic_1164库定义了std_logic和std_ulogic的数据类型

    • std_logic_signed库定义了与signed数据类型相关的函数

    • std_logic_unsigned库中定义了与unsigned数据类型相关的函数

    • std_logic_arith库定义了一些不同类型数据之间相互转换的函数
      ieee还包括math_real、bumberic_bit、numberic_std等库。除了iee库外,比较常用的库还有std库、work库及设计者自己定义的库。其中,std库和work隐含在每个VHDL程序中。也就是不需要显示引用可以使用std库和work库的VHDL代码。

    四、实体的声明

    实体声明是用于实体和其他实体或是外部接口相关联的说明。实体声明要包括实体名、端口定义及类属性定义。实体名是实体的标识,VHDL程序文件名必须与实体名一致,在同一个库中实体名必须是唯一的。端口定义为实体提供了与其他实体或是外部接口相联系的通道,同时定义了通道信号流向,这是硬件描述语言一大特点。硬件电路有信号流向,即信号从哪来,做了啥处理,最后到哪去。在硬件电路或电子产品产品中,信号连接有方向性,如果接反,可能无法得到想到的结果。
    实体声明一般格式为:
    entity 实体名 is
    generic(参数名:数据类型:=值);
    port(端口名:端口模式 数据类型);
    end 实体名;

    五、VHDL的端口

    端口信号流向即端口有输入模式(in)、输出模式(out)、双向模式(inout)、缓冲模式(buffer)和链接模式(linkage);

    ***- 输入模式用保留字in来声明,用输入模式声明的端口信号的数据信号流向为实体外部到实体内部,任何输入模式端口信号赋值的语句都会出错。

    • 输出模式用保留字out声明,用输出模式声明的端口信号数据流向为实体内部到外部,任何输出模式端口信号读取的语句都会出错。
    • 双向模式用保留字inout声明,端口信号数据流向即可从实体内部到外部,也可外部到内部;但在同一时刻只能进行某一个数据流向操作,所以双向模式声明端口信号一般需要一个信号进行方向控制。***

    六、结构体的描述

    结构体是VHDL语言的灵魂,程序的所有逻辑功能都在结构体中实现;结构体描述方法有4种:行为方式、数据流方式、结构化方式描述以上3中方式的组合描述方式。结构体一般由结构体名、结构体说明语句和结构体描述语句组成,结构如下:
    architecture 结构体名 of 实体名 is
    结构体说明语句;
    begin
    结构体描述语句;
    end 结构体名;

    展开全文
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