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  • 如果您有接触使用 FPGA 的高速数据采集设计,没准听说过新术语“JESD204B”...我在工作中看到过很多工程师询问有关 JESD204B 接口的信息以及它如何同 FPGA 协作。他们特别感兴趣的是 JESD204B 接口将如何简化设计流程。
  •  我在工作中看到过很多工程师询问有关 JESD204B 接口的信息以及它如何同 FPGA 协作。他们特别感兴趣的是 JESD204B 接口将如何简化设计流程。  与LVDS 及CMOS 接口相比,JESD204B 数据转换器串行接口标准可提供...
  • 随着数模转换器的转换速率越来越高,JESD204B 串行接口已经越来越多地广泛用在数模转换器上,其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了JESD204B 数模转换器的时钟规范,以及利用TI 公司...
  • 随着高速ADC跨入GSPS范围,与FPGA(定制ASIC)进行数据传输的首选接口协议是JESD204B。 在上一篇有关SerDes的博客《SerDes基础知识总结》中提到,JESD204B的物理层是基于SerDes的,所以JESD204B理所当然的继承了Se

    1. 简介

    JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速串行接口,该标准的 B 修订版支持高达 12.5 Gbps串行数据速率(目前C修订版已经发布,即JESD204C),并可确保 JESD204 链路具有可重复的确定性延迟。随着高速ADC跨入GSPS范围,与FPGA(定制ASIC)进行数据传输的首选接口协议是JESD204B。

    在上一篇有关SerDes的博客《SerDes基础知识总结》中提到,JESD204B的物理层是基于SerDes的,所以JESD204B理所当然的继承了SerDes的优点,即:

    • 更小的封装尺寸与更低的封装成本
    • 简化的 PCB 布局与布线
    • 高灵活布局
    • 扩展能力强:该接口能够自适应不同数据转换器分辨率。

    那么JESD204B有什么缺点呢?第一个缺点就是:复杂!真要对接口理解透彻的话,需要阅读很多资料。第二个缺点:有一定的时延,不适用于实时性要求高的场合,因为数据从发送到接收有一定的延迟。

    JESD204B与PCIE类似,其标准是一种分层规范,规范中的各层都有自己的功能要完成。如下图所示为JESD204B的分层框图。

    下面就一一介绍各层完成的基本功能。

    2. 分层简介

    2.1 应用层(Application Layer)

    通过应用层可以实现特殊用户配置。参考文献1中提到:

    对于需要以不同于N'(每个样本传输的位数)的样本大小传输数据的ADC,以独特方式配置应用层可能有利。可以将多个样本重新包装,从而降低通道速率,提高链路整体效率。

    我的理解是:当多个发送器模块和一个接收器模块连接时,如果发送器(ADC)的样本大小不一致,在接收端可以进行特殊配置,通过补位或者合包的方式,使每一个接受的数据包大小都相同?(PS:待实际调试接口后再来理解这一个功能)

    2.2 传输层(Transport Layer)

    传输层根据给定器件已定义的链路配置参数,决定如何包装来自ADC的数据,即LMFS参数配置,四个字母代表最主要的四个参数,收发两端协商好之后(ADC会将参数发给FPGA,双方会进行校验),就按规则进行组包和解包。在下一篇博客JESD204B(2)——理解链路配置参数中,着重说明了配置参数的含义以及参数是如何影响链路组包以及传输速率的,这是理解JESD204B的重点之一。用下图来大概说明一下传输层的作用,8个ADC通过一定的方式组合在4条链路中进行传输。

    数据链路层主要是完成链路建立和数据编码(编码有的时候有划分在物理层中)。数据编码主要是加扰(可选)和8B/10B编码,其主要作用在《SerDes基础知识总结》中有介绍,这里就不再赘述。链路建立是也是JESD204B重点掌握的知识之一。

    数据链路层通过链路建立过程同步JESD204B链路。链路建立包括三个不同阶段:

    1. 代码组同步(CGS)

    在代码组同步(Code Group Synchronization,CGS)期间,各接收器(FPGA)必须利用时钟和数据恢复(CDR)技术,在ADC传来的输入数据流中找到K28.5字符。一旦在所有链路通道上检测到某一数量的连续K28.5字符,接收器模块就会解除置位送至发送器模块的SYNC~ 信号。在发送端捕获到SYNC~ 的变化后,JESD204A和JESD204B的处理会略有不同。在JESD204A中,发送模块捕捉SYNC~ 信号的变化,经过固定数量的帧时钟之后,ILAS就会启动。在JESD204B中,发送模块捕捉SYNC~ 信号的变化,并在下一个本地多帧时钟(LMFC)边界上启动ILAS。

    1. 初始通道对齐序列(ILAS)

    ILAS(Initial Lane Alignment Sequence)的主要作用是对齐链路的所有通道,验证链路参数,以及确定帧和多帧边界在接收器的输入数据流中的位置。

    ILAS由4个或更多多帧组成。第一、第三和第四个多帧以/R/字符开始,以/A/字符结束。第二个多帧包含/R/和/Q/字符,随后是链路参数。/Q/字符表示之后的数据是链路配置参数。如果接收器需要,ILAS可以添加其它多帧。最后一个ILAS多帧的最后一个/A/字符出现后,用户数据开始。

    1. 用户数据

    在这一阶段,用户数据根据发送器(ADC)中定义并转发到接收器(FPGA)的链路参数,以流形式从发送器传输到接收器。达到用户数据阶段后,如果需要,通过数据链路中的字符替换可以监视并纠正帧和通道对齐。

    如下图所示,为整个链路层数据链路建立的图示。实际上链路层除了要理解协议之外,还有理解对齐过程中各信号的时序关系,包括SYNC~ 、 LMFC,后面有时间再专门梳理指示信号和同步时钟的关系。

    2.4 物理层(Physical Layer)

    在物理层中,数据进行串行化,8B/10B编码数据以线路速率发送和接收。JESD204的物理层实际上就是SerDes结构,具体可参见《SerDes基础知识总结》。在物理层主要是要关注电气特性,通过眼图来测量信号完整性。

    3. 总结

    这篇博客基本上我是看了很多资料,稍微对JESD204B有一定的理解之后,从参考文献1中筛选出来的有助的快速入门的内容。实际上理解透JESD204B还有很多知识点要学习,并且结合实际调试观察信号和数据变化。接下来需要学习的是JESD204B的三个子类(相当于三种模式)的特点,通过各个时钟和信号之间的关系来确定延迟(这也是B修正版中的重要内容,这一方面还没理解透),以及通过信号关系对错误的表征等,后面有机会再慢慢展开。

    参考文献

    1. 《了解JESD204B规范的各层——从高速ADC的角度出发》_ADI
    2. JESD204B:适合您吗?
    3. Link synchronization and alignment in JESD204B: Understanding control characters
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  • DAC正常工作的前提是电源以及时钟稳定工作,因此需要首先配置锁相环,根据ADI评估板EVAL-AD9174开发记录—上的时钟需求配置出需要的时钟频率,待时钟锁定后配置dac内部锁相环,NCO,jesd模式等寄存器,待dac配置完成...

    1、概述
    DAC正常工作的前提是电源以及时钟稳定工作,因此需要首先配置锁相环,根据ADI评估板EVAL-AD9174开发记录—上的时钟需求配置出需要的时钟频率,待时钟锁定后配置dac内部锁相环,NCO,jesd模式等寄存器,待dac配置完成后实现与FPGA之间数据link。

                                                                        在这里插入图片描述
    2、HMC7044配置
    2.1、接口驱动
    时钟接口代码由ROM配置模块、操作维护配置模块和SPI接口组成。其中ROM配置模块用于存储时钟和时钟的上电配置数据;操作维护配置接口则用于接收从操作维护接口送入的配置数据,并转换为SPI接口所需的数据;SPI接口负责将并行配置数据按照PLL芯片所定义的SPI时序,转换为串行数据送给PLL芯片进行寄存器配置。

     写时序:首先片选信号拉低,接着24位数据依次在24个时钟上升沿送入HMC7044中;

                                在这里插入图片描述 

    读时序:如图1-14所示,片选信号拉低,接着16位数据在时钟上升沿送入时钟芯片中,对应8 bit寄存器数据会随着下个时钟上升沿串行传输返回至FPGA。

                          在这里插入图片描述
    2.2、配置参数
    根据pll数据手册以及adi锁相环工具可以比较方便导出所需要时钟的配置参数,本设计只使用了单锁相环模式,主要配置参数有锁相环R/N分频,环路滤波参数、通道分频参数等。

     在这里插入图片描述

    参考手册及pll工具:
    ① HMC7044
    ② ADIsimCLK
    ③ HMC7044 GUI
    通过HMC7044 GUI界面配置可以导出完整的配置参数,导入到rom中进行上电默认配置。

     3、DAC配置
    3.1、接口驱动
    同PLL配置,不再赘述。


    3.2、配置参数
    DAC配置寄存器步骤如下所示:
    1、 对DAC供电并设置寄存器为写模式;
    2、 配置DAC内部锁相环PLL;
    3、 配置DAC内部DLL;
    4、 校准控制寄存器;
    5、 配置JESD204B模式;
    6、 配置通道路径:数字增益和通道NCO;
    7、 配置主要DAC路径:PA保护和主要NCO;
    8、 配置JESD204B串行链路;
    9、 配置传输层:同步和使能链路;
    利用adi 评估软件可以导出完整配置参数
    ① ACE

     4、JESD数据通道
    JESD204B接口主要由JESD204B PHY IPcore、JESD204B IPcore、数据整理模块组成,如图各模块功能如下:
    1、 JESD204B PHY IPcore:该模块为Xilinx提供的IPcore,主要负责将FPGA中串行数据转换为并行数据,并通过GTX送入DAC中进行数模转换。
    2、 JESD204B IPcore:该模块为Xilinx提供的IPcore,主要负责根据JESD204B协议建立与DAC的连接,将FPGA中处理的数据基于JESD204B协议发送到DAC。
    3、 信号产生模块:通过算法产生所需DAC发送的数据。


    根据AD9174手册的描述,在上节所选的JESD204B工作参数的状态下,其输出数据帧格式如图所示。

    在这里插入图片描述 

    根据数据帧格式,组帧模块如下:

    在这里插入图片描述 

    DDS发送单音信号测试频谱如图。。

     

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  • 在上一篇博客中《JESD204B(1)——总体概要》,我们框架性的介绍了JESD204B,这篇博客介绍协议所需要关注的一些参数,这些参数基本就是决定了连接特性。理解这些参数,有助于理解连接中的转换特性、路径数(lane ...

    在上一篇博客中《JESD204B(1)——总体概要》,我们框架性的介绍了JESD204B,这篇博客介绍协议所需要关注的一些参数,这些参数基本就是决定了连接特性。理解这些参数,有助于理解连接中的转换特性、路径数(lane count)、速率以及接收能力。

    本篇博客主要是翻译自文献《Understanding JESD204B Link Parameters》,在加上一些自己的总结和补充。

    1. 参数

    首先,有关连接的主要参数如下表所示:

    参数含义
    M每个器件的转换数(理解为每个AD或者DA的转换通道数)
    N转换分辨率(即AD采样位数)
    N'所需半字节总的位数,即所需nibble数乘以4,也可称为协议的字长(word size)
    S每一帧所传输的采样数
    L数据传输的通道(lane)数量
    F每一帧的字节数(octets)
    K多帧情况下的帧数

    举一个简单的例子,假设一个4通道的AD芯片,分辨率是14位,则M=4,N=14。在JESD204B的标准中要求,采样的一个数据必须要分解成半字节(nibble,4bit),那么14位的AD数据,能分解成3个nibble,还余下2位。那么余下的这2位,要与控制位(CS)或尾位(T)组成一个新的nibble。所以14位采样率的AD,需要4个nibble,那么N'=16,组帧结构如下图所示,发送时先发送高位,再发送低位。同理,如果12位的AD,只需要3个nibble,不需要控制位或尾位在补充,则N'=12。所以可以得知$N'=N+CS+T$

    以nibble为基本传输单元的设计有什么好处呢?如果将发送和接收端的N'均设置为16,那么可以实现8bit到16bit之间的转换器的通信。另外,这允许同一个发送和接收端实现多个转换器,简化了系统设计。(这一点没有很好理解)

    S表示每一帧传输的采样数,S必须是整数,以防止数据的串扰。一般而言S=1,即每一帧传输1个采样数据,这样设计还有一个好书就是使得帧时钟(frame clock,FC)与采样时钟(sample clock)同频。

    L表示数据传输的通道数量,要想知道传输所需的通道数量,必须先还要知道通信速率。通信速率由收发两端各自接收/发送数据的驱动能力有关。通道速率的计算公式如下式所示:

    $$Lane Rate = (M × S × N' × 10/8 × FC)/L$$

    其中10/8是一个系数,表示数据8B/10B编码之后会增加2位。以一个4通道,500MSPS采样率,14位的AD为例,可以知道N’=16,S=1。假设器件支持的JESD204B协议的速率为12.5Gb/s,那么可以求得L=4的时候,速率为10Gb/s,这样才不会超过速率的最大限制。

    F表示每一帧的字节数(octets),计算公式如下:

    $$F=(M×S×N')/(8×L)$$

    同样以上面AD为例,可以计算得出F=2,即每一帧传输中有2个字节的数据。

    2. 组帧传输

    上面介绍了连接所需参数,这节说明参数是如何体现在组帧和传输上面的。

    通过上面的例子知道,此时JESD204B协议的一个字长是16,即4个nibble或2个通信字节。那么这2个字节是如何进行组帧并传输的呢?首先一帧数据在发送之前,先要经过8B/10B编码,一个字节的数据经过一定的编码规则转换成10位的数据,如下图所示。

    例子中的AD有4个采样通道,每一个通道的数据经过上图编码之后进入各自的传输通道,即4条通道(lanes),并且数据经过转换后都是对齐出现在各自的通道上。如下图所示显示了4个转换器器在4个传输通道上的映射关系。每一个采样经过8B/10B编码之后形成wor0和word1组成一帧数据在线路上进行串行传输。

    同理,如果上述AD的其他参数不变,唯独传输通道增加1倍,即8条lanes,意味着同一时刻可以传输2个采样数据(word0和word1、word2和word3),如下图所示。因为总的数据吞吐量不变,则意味着通信速率降低了一倍,从10Gb/s降为5Gb/s。在JESD204A协议中并不支持一个转换器通过两路通道传输数据的方式,直到204B才增加了这种方式的支持。总的来说速率和传输通道数的关系是,要保持低速率,则需增加通道数。

    结合组帧的情况,再补充一个参数K,表示多帧模式下,一包数据中有多少帧,取值范围是1-32。

    3. 举例

    为了更加形象的说明组帧和传输形式,TI有一份文档中给出了一些非常好的示意图。

    如图所示,为一个8通道采样,11位的AD,拥有4条传输通道,即M=8,N=11,L=4。根据上面的说明,N'=13(此处TI的定义和ADI的略有不同,ADI的定义下N'=16,但不影响理解),补充了2个控制位和3个尾位。要是同一帧的传输下,4条通道装下8个转换器的一个数据,需要设置F=4,即4个字节,每2个转换器共用一个传输通道,各自传输2个字节的数据。这张图一目了然的展示了连接参数对组帧方式的作用。

    同一种AD芯片可能因为不同的参数设置而组成不同形式的传输帧。下图TI给出芯片ADS42JB49的不同参数设置。

    参考文献

    1. 《Understanding JESD204B Link Parameter》
    2. 《JESD204B Overview》_TI
    展开全文
  • jesd204b协议.pdf

    2020-02-11 00:04:37
    jesd204bjesd204bjesd204bjesd204bjesd204bjesd204bjesd204bjesd204b
  • FPGA高速数据采集设计JESD204B接口

    千次阅读 2019-12-03 17:10:03
    FPGA高速数据采集设计JESD204B接口的应用场景 作者:陈刀刀 本文为明德扬原创文章,转载请注明出处! 一,JESD204B应用的优缺点 接触过FPGA高速数据采集设计的朋友,应该会听过新术语“JESD204B”。这是一种新型的...

                                         FPGA高速数据采集设计JESD204B接口的应用场景

                                                                                                         作者:陈刀刀
    

      本文为明德扬原创文章,转载请注明出处!

    一,JESD204B应用的优缺点

             接触过FPGA高速数据采集设计的朋友,应该会听过新术语“JESD204B”。这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,如果依旧采用传统的CMOS和LVDS已经很难满足设计要求,因此“JESD204B”应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口,明德扬的大数据采集项目也是采用JESD204B接口。

             与LVDS及CMOS接口相比,JESD204B数据转换器串行接口标准可提供一些显着的优势,比如更简单的布局以及更少的引脚数。也因此它获得了更多工程师的青睐和关注,它具备如下系统级优势:

             1、更小的封装尺寸与更低的封装成本:JESD204B不仅采用8b10b编码技术串行打包数据,而且还有助于支持高达12.5Gbps的数据速率。显著减少数据转换器和FPGA上所需的引脚数,从而可帮助缩小封装尺寸,降低封装成本;
             2、简化的PCB布局与布线:更少的引脚数可显着简化PCB布局与布线,因为电路板上的路径更少。由于对畸变管理的需求降低,因此布局和布线可进一步简化。这是因为数据时钟嵌入在数据流中,并在接收器中与弹性缓冲器结合,无需通过“波形曲线”来匹配长度。下方图片是JESD204B接口对简化PCB布局有多大帮助的实例;
             3、高灵活布局:JESD204B对畸变要求低,可实现更远的传输距离。这有助于将逻辑器件部署在距离数据转换器更远的位置,以避免对灵敏模拟器件产生影响;
             4、更简单的时序控制;
             5、满足未来需求:该接口能够自适应不同数据转换器分辨率。对于未来模数转换器(ADC)及数模转换器(DAC)而言,无需对TX/RX电路板进行物理上的重新设计。

             图片
          图:LVDSDAC的PCB布局(左);采用JESD204B的相同DAC的PCB布局(右)

    下表是JESD204B、LVDS接口之间的对比:
    在这里插入图片描述

             既然JESD204B接口的优点如此多,这是不是意味着大家都要选取JESD204B接口了呢?

             不一定。与LVDS接口相比,JESD204B的缺点是具有更长的绝对时延,这对于有些应用来说是不可接受的。

             尽管JESD204B可提供很多优势,但有些应用要求极短的时延,最好是无时延。一个很好的实例是电子战中使用的信号屏蔽器。该设备不仅要求绝对时延,而且需要最大限度地降低任何可能的延迟。

             对于这种应用,依旧应该考虑使用LVDS接口,因此它没有在JESD204B上进行数据串行化的延迟。

    二,JESD204B协议相关介绍

             1、什么是JESD204B协议

             该标准描述的是转换器与其所连接的器件(一般为FPGA和ASIC)之间的数GB级串行数据链路,实质上,具有高速并串转换的作用。

             2、使用JESD204B接口的原因

             a.不用再使用数据接口时钟(时钟嵌入在比特流中,利用恢复时钟技术CDR)

             b.不用担心信道偏移(信道对齐可修复此问题,RX端FIFO缓冲器)

             c.不用再使用大量IO口,布线方便(高速串行解串器实现高吞吐量)

             d.多片IC同步方便

     

             JESD204A和JESD204B参数对比如下图所示:

    图片

    3、关键变量

             M:converters/device,转换器(AD/DA)数量

             L:lanes/device(link),通道数量

             F:octets/frame(perlane),每帧的8位字节数

             K:frames/multiframe,每个多帧的帧数

             N:converterresolution,转换器分辨率

             N’:totalbits/sample,4的倍数,N’=N+控制和伪数据位。

             S:samples/converter/framecycle,每个转换器每帧发送的样本数。当S=1时,帧时钟=采样时钟

             CS:controlbits/sample

             CF:controlwords/framecycle/device(link),通常只在HD=1时使用。

    4、subclass0~2确定延迟

             subclass0:不支持确定延迟;

             subclass1:SYSREF,(AD9370支持的是子类1,IP核默认也是子类1),利用确定延迟来对齐多片IC;

             subclass2:SYNC~。

    5、subclass1的三个阶段

             A、第一阶段,代码组同步(CGS

             a、RX将SYNC~引脚拉低,发出一个同步请求。

             b、TX从下一个符号开始,发送未加扰的/K28.5/符号(每个符号10位)。

             c、当RX接收到至少4个无错误的连续/K28.5/符号时,RX同步,然后将SYNC~引脚拉高。

             e、CGS阶段结束,ILAS阶段开始。

             注意:

             a、串行数据传输没有接口时钟,因此RX必须将其数位及字边界与TX串行输出对齐。RX向TX发送~SYNC请求信号,让其通过所有信道发送一个已知的重复比特序列K28.5。RX将移动每个信道上的比特数据,直到找到4个连续的K28.5字符为止。此时,它不仅将知道比特及字边界,而且已经实现了CGS。

             b、RXSYNC的输出必须与RX的帧时钟同步,同时要求TX的帧时钟与SYNC同步(可通过~SYNC复位TX的帧时钟计数器来实现)。

             c、不能使用交流耦合。

             B、第二阶段,初始通道同步(ILAS):

             a、在JESD204B中,发送模块捕捉到SYNC~信号的变换,在下一个本地多帧(LMFC)边界上启动ILAS。

             b、ILAS主要对齐链路的所有通道,验证链路参数,以及确定帧和多帧边界在接收器的输入数据流中的位置。

             c、ILAS由4个多帧组成。每个多帧最后一个字符是多帧对齐字符/A,第一,三,四个多帧以/R字符开始,以/A字符结束。接收器以各通道的最后一个字符/A对齐接收器内各通道内各多帧的末尾。

             d、这些特定的控制字符只用于初始通路对齐序列中,而不用在数据传输的任何其他阶段。CGS和ILAS阶段不加扰。

             e、RX模块中的FIFO吸收信道偏移。

             C、第三阶段,数据传输阶段:

             没有控制字符,获取链路全带宽。利用字符替换来监视数据同步,多帧计数器LMFC。

             6.Deviceclk

             系统基准时钟,提供采样时钟,JESD204B时钟,帧串行器时钟。产生帧时钟和多帧时钟。器件时钟用来捕捉SYSREF,并完成帧和多帧时钟的前沿相位对齐。子类1中,多帧时钟周期必须是器件时钟的整数倍。ADC/DAC/FPGA可运行于不同速率,但必须同源且频率相关。

             7、同步对齐过程

             发送器和接收器各维护一个多帧计数器(LMFC),所有发送器和接收器连接到一个公共(源)SYSREF,这些器件利用SYSREF复位其LMFC,这样所有LMFC应互相同步(在一个时钟周期内)。

             SYSREFsignal(DeviceSubclass1):

             a、确定时延(小于1个多帧时钟周期)。

             b、对齐和器件时钟同源,LMFC周期的整数倍,在DeviceClk沿变化时采样SYSREF信号,确定时延,对齐多帧和帧时钟。SYSREF用于对齐所有收发器件LMFC相位。

             SYNC~signal:

             同步请求信号。接收端:与接收器帧时钟同步。CGS后在接收端LMFC边沿拉高。释放SYNC(所有器件都会看到)后,发送器在下一次(TX)LMFC绕回0时开始ILAS。如果F*K设置适当,大于(发送器编码时间)+(线路传播时间)+(接收器解码时间),则接收数据将在下一个LMFC之前从接收器的SERDES传播出去。接收器将把数据送入FIFO,然后在下一个(RX)LMFC边界开始输出数据。发送器SERDES输入与接收器FIFO输出之间的已知关系称为确定性延迟。

             三,JESD204B具体应用实例

             1、相控阵雷达下行同步采集技术应用

             多通道数据的同步采集是数字相控阵雷达下行数据接收和处理要解决的关键问题。提出了支持JESD204B协议的模数转换器和支持JESD204B协议的FPGA软核相结合的设计方案。利用JESD204B协议的确定性延迟特性,只要保证通道间下行数据的相互延迟不超过一个多帧时钟周期,通过关键控制信号的设计和处理,通道间可以实现数据的同步,有效控制板内多片ADC之间进行同步采样,从而解决数字相控阵雷达下行数据因采集带来的相位一致性问题。

             2、雷达多通道同步采集实现

             该设计是一种软硬件结合的简化方案,通过合理设计硬件、设计SYSREF信号的扇出控制逻辑,在一定采样率范围内满足JESD204B协议ADC多片多通道之间采样点相对时延固定,从而确保各通道采集信号相位一致。JESD204B协议支持的确定性延迟特性保证了设计实现。验证方案的测试电路采用XilinxK7系列FPGA控制两片AD9694(采样率320Msps)同步采集,证实设计方案满足应用需求。

             3、雷达视频信号同步传输设计与实现

             以宽带测向接收机中多波束比幅测向为背景,设计了基于JESD204B协议的高速背板视频信号同步传输方案。时钟、JESD204B协议参数的设计合理,实现了2块多通道视频幅度采集板与1块数据处理板之间线速率为6.25Gbps的高速同步传输,解决了多波束比幅测向前多通道视频信号传输同步问题。

             4、高速ADC应用与研究

             在成像设备、通信、雷达、工业仪器仪表等需要实时传输大量数据的行业中,要求其数模转换器的采样率越来越高、数据位越来越大、带宽越来越宽、传输速率越来越快。这对高速数据采集传输系统提出了更高的要求。传统的ADC大多使用并行总线进行数据传输,随着采样率的提高,捕获数据量的激增,并行总线的吞吐率需大大提升,这就要增加输出数据线的位数,而位数的增加需要占用大量的芯片管脚,使芯片和PCB的小型化难以实现并且在大量高速数据信号走线的同时控制电压噪声也是难以做到的。与传统的并行总线传输ADC相比,使用高速串行总线传输的ADC具有非常明显的优势,其中所需的信号传输线大大减少,总线传输速率也明显提升,并且在提高数据传输速率的同时节省了布线空间,同时也降低了芯片功耗。使用高速串行总线传输的ADC不仅在体积、功耗和数据传输速率都比并行总线传输的ADC更具优势。在高速数据采集传输系统中,串行总线传输的ADC已成为今后的发展趋势。在研究了高速串行传输技术后,设计了基于JESD204B协议的串行总线技术的ADC,并设计了基于此协议的高速ADC采样电路,该模数转换芯片支持JESD204BSubclass1工作模式,通过FMC接口与高性能FPGA的GTH接口相连接收ADC采样后的数据,最终通过PCIE金手指与PC端进行传输。

             5、JESD204B协议中自同步加解扰电路设计与实现

             作为JEDEC最新修订的AD/DA串行传输协议,JESD204B采用自同步扰码对数据链路层原始信号进行随机化转换,有效地避免了杂散频谱产生,减少了物理层误码概率.基于经典状态机结构对JESD204B协议中自同步加扰及解扰电路进行设计实现,根据协议中自同步扰码的原理细节,提出了一种加扰与解扰状态电路的设计方案,最终对该方案进行实现、仿真与综合.仿真与综合结果表明该方案充分兼容协议控制信号,功能完全符合协议要求,增强了加解扰电路的稳定性与容错性,同时提高了电路的处理效率,可应用于JESD204B高速串行接口电路设计中。

          以上就是关于JESD204B的应用场景的介绍,感谢你耐心的阅读。

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  • 此应用设计将探讨如何同步多个带 JESD204B 接口的模数转换器 (ADC) 以便确保 从 ADC 采样的数据在相位上一致。 特性 同步 2 个采样频率为 3.072GHz 的千兆采样 ADC 系统可扩展到超过 2 个 ADC 相位变化小于 1 个 ADC...
  • ADC-JESD204B接口调试记录

    千次阅读 2020-05-27 21:16:15
    JESD复位,JESD复位有以下三个,其中rx_reset为jesd core 和phy core复位,axi_reset为axi配置总线复位,rx_aresetn为输出标志复位完成。 后面补个图吧好抽象。。。。 问题描述 根据前面所述,ADC配置完成后首先...
  • 随着数模转换器的转换速率越来越高,JESD204B 串行接口已经越来越多地广泛用在数模转换器上,其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了JESD204B 数模转换器的时钟规范,以及利用TI 公司...
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  • jesd204b是一种新型的基于高速SERDES的ADC/DAC数据传输接口。 这是它的用户手册。
  • JESD204B接口与协议

    万次阅读 多人点赞 2017-02-22 11:43:44
    在使用最新模数转换器(ADC)和数模转换器(DAC)设计系统时,我已知道了很多有关JESD204B接口标准的信息,这些器件使用该协议与FPGA通信。有一个没有深入讨论的主题就是解决ADC至FPGA 和FPGA 至DAC链路问题的协议...
  • JEDEC官网账号登陆下载
  • 在开始了解高速接口的时候,必然会涉及到SerDes,本篇博客主要是在阅读大量文献之后形成的转述和总结。serdes的知识点实际上非常多,并且很多文章论述的侧重点不一样,有的测重整体,有的着眼细节,我则综合提取,以...
  •  JESD204B接口针对支持更高速转换器不断增长的带宽需求而开发,以填补该空白。作为第三代串行数据链路标准,JESD204B提供更高的最大通道速率(每通道高达12.5 Gbps),支持确定延迟和谐波帧时钟。该接口借助兼容...
  • 该器件具有8通道、15.4 Gbps JESD204B数据输入端口、高性能片内DAC时钟倍频器和数字信号处理功能,适合单频段和多频段直接至射频(RF)无线应用,本设计要求 (1)200M用户数据,通道内插x6,主路径内插x8,总共48倍内...
  • 比较详细的JESD204B应用指导,以及可能遇到的问题解决办法,包括消除影响JESD204B链路传输的因素,抓住JESD204B接口功能的关键问题,使用JESD204B同步多个ADC等等
  • 另外本人已经研究出了license到期后继续使用该IP的办法,支持x1---x8的jesd204b接收端口(ADC接口)和发送端口(DAC接口),即便是没有该license文件也可以继续免费使用xilinx官方的JESD204这个IPcore(注意这里不是...
  • JESD204B协议规范和中文对照版,详细解释JESD204B协议内容和应用开发
  • JESD209-4C(LPDDR4),jesd204b接口源码
  • AD9144为高速DAC,在本高速DA转换工程中,详细阐述了AD9144的具体参数设定,,AD9144的参数设定与JESD204B有千丝万屡的关系,二者是相互对应的。
  • 由于工作需要,本人开始学习JESD204B的接口协议,以及 在FPGA上实现该接口。本文主要收集了204B相关资料。后期,本人会就ADI开源的204B接口源代码(Verilog)进行分析。 1)CSDN博客,该博客对数据链路层的分析介绍...
  • 行业分类-电子电器-一种用于JESD204B接口的SERDES模块.zip
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  • JESD204接口调试总结——Xilinx JESD204B IP testbench解析IP核配置testbench工程部分代码解读 IP核配置 1、IP核为接收功能 2、LMFC buffer设定为最大 3、4条lane 4、sysref下降沿采样 (前面的帖子有说明为什么...
  • 本文详细阐述了JESD204B协议中的各时钟关系,并对具体参数进行了解释,并列举了DAC AD9144的案例应用

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