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  • 建立时间和保持时间
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    2020-09-18 20:37:22

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    建立时间(setuptime)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;

    保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。

    如图1 。数据稳定传输必须满足建立和保持时间的要求,当然在一些情况下,建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。

    个人理解

    1、建立时间(setup time)触发器在时钟沿到来之前,其数据的输入端的数据必须保持不变的时间;建立时间决定了该触发器之间的组合逻辑的最大延迟。

    2、保持时间(hold time)触发器在时钟沿到来之后,其数据输入端的数据必须保持不变的时间;保持时间决定了该触发器之间的组合逻辑的最小延迟。

    D触发器波形

    D触发器工作波形如下所示,时钟处于上升沿的时,如果输入信号D为1,输出信号Q也为1;如果输入信号D为0,那么输出信号Q也为0。
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    建立时间和保持时间

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    参考链接:3.3 Verilog 建立时间和保持时间 | 菜鸟教程关键词: 建立时间, 保持时间 对于数字系统而言,建立时间(setup time)和保持时间(hold time)是数字电路时序的基础。数字电路系统的稳定性,基本取决于...

      参考链接:3.3 Verilog 建立时间和保持时间 | 菜鸟教程关键词: 建立时间, 保持时间 对于数字系统而言,建立时间(setup time)和保持时间(hold time)是数字电路时序的基础。数字电路系统的稳定性,基本取决于时序是否满足建立时间和保持时间。所以,这里用一整节的篇幅,来详细的说明建立时间和保持时间的概念。 基本概念 建立时间就是时钟触发事件来临之前,数据需要保持稳定的最小时间,以便数据能够被时钟正确的采样。 保持时间就是时钟触发事件来临之后,数据需要保持稳定的最小时间,以便数..https://www.runoob.com/w3cnote/verilog2-setup-hold-time.html

             建立时间就是时钟触发事件来临之前,数据需要保持稳定的最小时间,以便数据能够被时钟正确的采样。

            保持时间就是时钟触发事件来临之后,数据需要保持稳定的最小时间,以便数据能够被电路准确的传输。

    可以通俗的理解为:时钟到来之前,数据需要提前准备好;时钟到来之后,数据还要稳定一段时间。建立时间和保持时间组成了数据稳定的窗口,如下图所示

    建立时间约束条件

            数据路径:Tcq + Tcomb + Tsu

            时钟路径:Tclk + Tskew

            数据路径deay:Tcq + Tcomb

    下图是一个典型的触发器到触发器之间的数据传输示意图。其中 "Comb" 代表组合逻辑延迟,"Clock Skew" 表示时钟偏移,数据均在时钟上升沿触发。

    时钟到来之前,数据需要提前准备好,才能被时钟正确采样,要求数据路径 (data path)时钟路径 (clock path)更快,即数据到达时间(data arrival time)小于数据要求时间(data required time)。则建立时间需要满足的表达式为:

    Tcq + Tcomb + Tsu <= Tclk + Tskew (1)

    各个时间参数说明如下:

    • Tcq: 寄存器 clock 端到 Q 端的延迟;
    • Tcomb: data path 中的组合逻辑延迟;
    • Tsu: 建立时间;
    • Tclk: 时钟周期;
    • Tskew: 时钟偏移。

    对上式进行变换,则理论上电路能够承载的最小时钟周期和最快时钟频率分别为:

    最小时钟周期 = Tcq + Tcomb + Tsu - Tskew
    最快时钟频率 = 1 / (Tcq + Tcomb + Tsu - Tskew)  

    保持时间约束条件

    时钟到来之后,数据还要稳定一段时间,这就要求前一级的数据延迟(data delay time)不要大于触发器的保持时间,以免数据被冲刷掉。则保持时间需要满足的表达式为:

    Tcq + Tcomb >= Thd + Tskew (2)

    各个时间参数说明如下:

    • Tcq: 寄存器 clock 端到 Q 端的延迟;
    • Tcomb: data path 中的组合逻辑延迟;
    • Thd: 保持时间;
    • Tskew: 时钟偏移。

    由式 (1) (2) 可以推导出时钟偏移、组合逻辑延迟及时钟周期的约束。

    建议大家只需要记住这 2 个最基本的约束条件表达式,需要求取其他参数约束时,再进行推导,以免各种推导造成记忆混乱。

    建立时间与保持时间时序图

    一个关于建立时间和保持时间的复杂时序图如下所示。

    其中,绿色部分表示建立时间的裕量(margin),蓝色部分表示保持时间的裕量。时间裕量,其实就是电路在满足时序约束的条件下,不等式 (1) 或 (2) 两边时间的差值。

    建立时间裕量为:(时钟路径时间)-(数据路径时间)
    保持时间裕量为:(数据延迟时间) - (保持时间 + 时钟偏移)

    该图只是便于理解建立时间和保持时间约束条件的推导。如果这里会造成记忆混乱,建议不要深究(^_^)。

     

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    这篇文章讨论的对象是数字设计或FPGA设计中一对重要概念——信号的建立时间和保持时间。

    最初考虑写这篇文章仅是因为在建模PCF851(一款AD-DA芯片)时,由于笔者没有考虑到这方面的时序要求,虽然整体时序框架正确,但细节部分(具体的信号时序,如上升沿到来前信号的到来时间)没有注意,最终导致花了很长时间才找到问题所在。而后,逐渐了解到时序约束、STA等概念,其实在面试相关工作岗位时,有关建立时间(下文Tsu)和保持时间(下文Thd)的相关计算问题会是一道非常经典的面试题。

    好,回归正题,本文主要从以下几方面进行阐述。

    一、何为Tsu和Thd?

    二、在典型同步电路分析中,Tsu和Thd应该满足什么要求?

    图1 典型同步电路示意图

    NOTE:本文相关概念英文缩写如下表

    表1 相关概念中英文对照

    概念

    英文缩写

    建立时间

    Tsu

    保持时间

    Thd

    FF输出延迟时间(又Tcq,即从时钟边沿开始到数据从Q端稳定输出的时间)

    Tco

    组合逻辑消耗时间(又称延迟时间)

    Tdelay(Tcomb)

    时钟延迟时间

    Tpd

    时钟周期

    Tclk

    一、何为TsuThd

    如下图所示,1bit数据宽度为一个时钟周期,则:

    建立时间(Tsu):时钟上升沿到来之输入端数据已经到来并稳定持续的时间间隔。

    保持时间(Thd):时钟上升沿到来之输入端数据继续保持稳定并持续的时间间隔。

    Tsu、Thd、Tclk三者的数学关系:Tsu+Thd=Tclk.

    NOTE1:Tsu和Thd都是针对FF的输入端而言的,分别对应时钟沿的前和后,Tsu表示“预先准备”,Thd表示“事后不变”;对应地,Tco(后文出现)是针对FF的输出端而言的,特此声明。

    NOTE2:由上图可知,触发器FF在上升沿稳定采集(采样)输入端的数据,这样一定能够读取到稳定的D1,而后FF会输出数据;故,数据稳定传输必须满足Tsu和Thd要求(芯片手册给出),但,Tsu和Thd能不能随意增大或减小呢?答:不能,这个问题的具体分析见第二节。

    二、在典型同步电路分析中,TsuThd应该满足什么要求?

    如上图1,为一个典型的采用同一个时钟的同步电路模型。图注中相关名称的意义见第一节表格。具体的:Tsu_max=T1max、Tsu_min=T1min;Tdelay_max=T2max、Tdelay_min=T2min;设FF2的建立时间T3和保持时间T4应该满足什么要求?(或者知道T3、T4,则该电路容许的最大时钟周期是多少?)

     

    第一步,画出图1电路对应的时序图如下:

    第二步,Tsu时序约束分析:

    如上图,T3不能过大,若满足Tclk-Tdelay-Tco+Tpd≥T3,意思就是除去组合逻辑电路延时、Tco和Tpd之和,剩下的时间若大于T3(留下的时间裕量比建立时间要大),那么就能满足建立时间。取Tdelay_max,则T3Tclk+Tpd-T2max-Tco

    第三步,Thd时序约束分析:

    对T4(保持时间),如上图,要满足T4+Tpd≤Tco+Tdelay,就是说FF1的输出经过组合逻辑电路达到FF2的输入端的时间如果小于FF2的保持时间和Tpd之和(即要等到D2保持完毕,Q1的数据才能送到D2),就会出现保持时间约束违反。取Tdelay_min,则T4Tco+T2min-Tpd

    如下,标注出T3、T4分析所在的时序范围。(上述标红式子为分析结果)

    补充部分:

    这里采用另一种分析思路,也可以得到同样的结论,不过角度有所不同。引入时间线Timing_path、数据通路data_path和时钟通路clk_path三个概念。

    PART1:建立时间

    这种情况两个通路时间的关系如下要满足:

    T3+Tdata_path≤Tclk_path+Tclk

    就是说,对FF2,数据要比时钟“走得快”。

     

    PART2:保持时间

    要满足:Tdata_path-T4≥Tclk_path。

    意思是说,防止FF1的输出太快到达FF2输入端而覆盖掉原来FF2该保持的数据。

     

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    一、为什么要满足建立时间和保持时间的要求呢?

    要从触发器的结构来进行理解和说明:

    1)D锁存器结构如下:    特点:在clk为0时,R=S=0, 触发器输出为Q=0;

    在clk为1时,触发器输出为Q=D;

    总结:在clk=1时,数据被锁存到Q端;

    2)D触发器

    clk = 0 时,主锁存器打开,数据D传入主锁存器输入端;

    clk=0~1时,主锁存器关闭,从锁存器打开,并准备锁存数据;

    clk=1时,主锁存器关闭,从锁存器所存数据;

    clk=1~0时,从锁存器关闭,主锁存器打开开始锁数据;

    clk=0时,主锁存器锁存数据;

    总结:clk 从0~1时,整个触发器开始锁存数据,也叫正边沿触发器;

    3)建立时间和保持时间的必要性

        -->为什么要有建立时间?

        如上图,在时钟上升沿,对于触发器来讲,主锁存器此时已经锁存数据D,并且从锁存器开始准备锁存数据。 由于主锁存器锁数据也是需要时间的,即在clk上升沿之前,clk=0的时候,主锁存器就开始锁存数据了(数据从D到主锁存器的输出需要时间),所以要有建立时间(即clk上升沿之前数据保持稳定的时间);

    -->为什么要有保持时间?

        如下图所示,在clk 从0~1 上升沿变化时,此时AND2 门的输入需要t1时间才会变成1,即需要t1时间才会开始锁存数据D;

    如果在上升沿时,数据突然变化(即不满足保持时间要求),那么此时如果D需要在t2时间传到与门AND2处,如果t2 < t1, 那么主锁存器锁存的数据将是数据D变化后的值;所以,clk上升沿后数据需要保持一段时间;

     

    二、组合逻辑延时信息

       1)最大延时

         

          2)组合逻辑最小延时

         

        之前理解最小延时的时候,比较困难,进一步梳理和hold time的关系,如下:

              

      

       从而能够计算得到组合延时的最大最小时间;

     

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