利用有限状态机将并行输入的数据转换为串行输出，初学veirlog，如有错误，敬请指出。

1.RTL代码

module par2ser(in,
	       en,
	       clk,
	       rst,
	       ack,
       	   out,
       	   valid);

input in;
input clk;
input rst;
input en;
output out;
output valid;//when output signal is becoming valid, valid = 1
output ack;// ask for new info

wire[3:0] in;
reg out;
reg[3:0] curr_state;
reg[3:0] next_state;

parameter IDLE = 3'b000,
	  BIT1 = 3'b001,
	  BIT2 = 3'b011,
	  BIT3 = 3'b010,
	  BIT4 = 3'b110,
	  FINISH = 3'b111,//finish recieving info
	  READY = 3'b101;//ready for recieve info

always@(posedge clk or negedge rst) begin 

	if(~rst)
		curr_state <= IDLE;
	else
		curr_state <= next_state;

end

always@(*) begin

	case(curr_state)
	IDLE:begin
		if(en)
			next_state = READY;
		else
			next_state = IDLE;
	end
	READY:
		next_state = BIT1;
	BIT1:
		next_state = BIT2;
	BIT2:
		next_state = BIT3;
	BIT3:
		next_state = BIT4;
	BIT4:
		next_state = FINISH;
	FINISH:
		next_state = IDLE;

	default:next_state = IDLE;
	endcase
end

always@(posedge clk or negedge rst) begin

	if(~rst)
		out <= 0;
	else begin
		case(curr_state)
			BIT1:
				out <= in[0];
			BIT2:
				out <= in[1];
			BIT3:
				out <= in[2];
			BIT4:
				out <= in[3];
			default:out <= 0;
		endcase
	end
end

assign ack = (curr_state == FINISH);
assign valid = (curr_state == BIT1);

endmodule

2.testbench

module par2sertb;

reg clk;
reg rst;
reg en;
reg[3:0]in;
wire out;
wire ack;
wire valid;

initial begin
	
	`ifdef VCD 
		$vcdpluson;
	`endif
	rst = 0;
	en = 0;
	in = 0;
	#100 rst = 1;
	#100 en = 1;
	#10000 $finish;
end

initial begin
	
	clk = 0;
	forever #10 clk = ~clk;
end

always@(negedge ack) begin

	in = {$random} % 15;

end

par2ser u(.clk(clk),.rst(rst),.en(en),.out(out),.in(in),.ack(ack),.valid(valid));

endmodule

3.波形

Verilog 并行输入 串行输出+数据更新

和别的并转串不同的是这次是并转串plus

** 笔者看网上大多数有关Verilog并转串程序实践性较差，要么输出延时较大，要么不支持输入数据更新输出，还有的就是从低位到高位输出（个人觉得不大方便）。
那么废话少说，直接看代码，注释个人认为比较详细了，就不赘述了。

//         并转串          //

//   顺序：从高位到低位     //

module pts (clk,datain,dataout); //rst,
                                      
// input rst;
 input clk;                     //设置输入输出
 input[31:0] datain;
 output dataout;
 
 reg dataout;
 wire[31:0] datain;
 reg [5:0] counter;
 reg [31:0] jud;           //为判断输入数据是否更新设置此寄存器

 

 always@(posedge clk)  //or negedge rst

begin 
 
    counter<=6'b100000;    //给计数值赋值；计数即输出位数
//    jud<=datain;
           

//  if(!rst)               //引脚复位不用，通过其他方式复位
//	  begin
//	   counter<=6'b100000;
//	   dataout<=0;
//	  end
//	 else 


 if(counter==0)             //计数值为0时，进行复位判断（两个“大”循环之一），这个循环主要分析当计数值或者说输出位数到最后一位的情况
  begin
   if(jud==datain)          //输出位到最低位时，若被转换数据还未更新将不再输出（在if(counter==0)的循环中）
   begin
    dataout<=0;
	 counter<=0;
   end
   else

   if(jud!==datain)         //输出位到最低位时，若被转换数据更新则计数复位（还在if(counter==0)的循环中）
    begin
     dataout<=0;
	  counter<=6'b100000;
    end
  end
 else


 if(jud!==datain)           //当输入数据更新时（两个“大”循环之二），这个循环主要分析当输入更新时输出位数的更新情况
  begin
	if(counter==6'b000000)   
    begin
	  dataout<=0;
	  counter<=0;
	 end
	else

	begin                    //当位数不为0时，复位
	  jud<=datain;
	  dataout<=0;
	  counter<=6'b100000;
	 end
	end
 else


 begin                       //并转串


  dataout=datain[counter-1];
  counter<=counter-1;

 end
 
end
endmodule

实际工程上笔者用到的并不是这样的，不过主要部分就是这些了。

1 Verilog描述

module shift_p2s(
    input         clk,
    input [7:0]    din,
    input         load,
    output reg     q
);
    reg [7:0] tmp;
    
    always@(posedge clk)begin
        if(load == 1'b1)
            tmp <= din;
        else begin
            q <= tmp[7];
            tmp <= {tmp[6:0],1'b0};
        end
    end

endmodule

2 RTL视图

3 功能仿真