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  • Vivado使用教程.pdf

    2020-04-14 15:07:06
    vivado2018.2的基本使用流程做了一个详细说明.以一个流水灯入门工程为例子,说明了工程的建立,综合,实现,下板调试.
  • 是xilinx论坛推出的一本关于使用vivado对fpga设计进行时序约束,包括时钟约束,io约束和时序例外约束,很详细
  • Vivado使用误区与进阶.pdf
  • Vivado使用教程.zip

    2021-07-21 21:30:22
    Vivado 关联第三方仿真软件 对vivado2018.2的基本使用流程做了一个详细说明.以一个流水灯入门工程为例子,说明了工程的建立,综合,实现,下板调试.
  • vivado2018.2的基本使用流程做了一个详细说明.以一个流水灯入门工程为例子,说明了工程的建立,综合,实现,下板调试. 里面涵盖了vivado关联第三方代码编辑器,vivado关联第三方仿真软件,vivado软件的基本开发流程。...
  • Vivado安装、生成bit文件及烧录FPGA的简要流程,实用的教程
  • vivado使用

    2016-01-13 23:56:56
    适合初学者学习vivado,入门方便,但是对应于要求较高
  • 高清——vivado使用误区与进阶,有关vivado的时序约束的所有文章,很全面
  • 主要讲 时序约束
  • Vivado使用误区与进阶

    2019-06-24 11:07:15
    Vivado使用误区与进阶对Vivado的使用作出了有用但是简洁的说明,干货满满
  • 介绍了vivado编程基础~
  • Vivado使用手册

    2015-11-23 22:28:08
    这是一个详细描述如何使用vivado使用手册,希望能帮助到各位朋友!
  • 里面涵盖了vivado关联第三方代码编辑器,vivado关联第三方仿真软件,vivado软件的基本开发流程。...对vivado2018.2的基本使用流程做了一个详细说明.以一个流水灯入门工程为例子,说明了工程的建立,综合,实现,下板调试.
  • Logic Analyzer的使用、如何删除整个net网络中的某根连线、TCL的使用、如何查看IP的Example Desigan。
  • 关于Tcl在Vivado中的应用文章从Tcl的基本语法和在Vivado中的应用展开,继上篇《用Tcl定制Vivado设计实现流程》介绍了如何扩展甚至是定制FPGA设计实现流程后,引出了一个更细节的应用场景:如何利用Tcl在已完成布局...
  • 本文约5500字,大概讲述关于vivado的安装使用技巧及各个文件步骤含义,主要有: 1、如何安装vivado 2、vivado如何创建工程 3、用通俗易懂的话解释了什么是管脚约束及综合synthesis 4、执行过程中常遇到的问题 6、...

    1 前言

    1.1 声明

    本文依据网络资料、个人试验及工作经验整理而成,如有错误请留言。
    文章为个人辛苦整理,付费内容,禁止私自转载。
    文章专栏:《黑猫的FPGA知识合集》

    1.2 主要内容

    本文约5500字,大概讲述关于vivado的安装使用技巧及各个文件步骤含义,主要有:
    1、如何安装vivado
    2、vivado如何创建工程
    3、用通俗易懂的话解释了什么是管脚约束及综合synthesis
    4、执行过程中常遇到的问题
    6、固化和下载的详细步骤
    7、仿真分类及问题

    2 环境安装

    参考链接:https://blog.csdn.net/dongyu1703/article/details/80863737

    ubuntu中安装vivado:
    黑金视频教程:
    https://www.bilibili.com/video/BV1K7411p7kF?p=2

    3 创建工程

    在这里插入图片描述

    展开全文
  • vivado使用方法

    万次阅读 多人点赞 2018-11-13 11:05:18
    首先打开vivado2017.4  点击create project  点击next  为新建的工程起名字,路径和名字都不要有中文  起好名字后点击next  起好名字后点击next  选择RTL project,勾选do not specify sources at this time...

    一、新建工程 
    首先打开vivado2017.4 
     

    点击create project 

    点击next 

    为新建的工程起名字,路径和名字都不要有中文 
    起好名字后点击next 

    起好名字后点击next 

    选择RTL project,勾选do not specify sources at this time,表示以后再配置资源文件 
    选好了之后点击next 

    输入你的FPGA板的型号,我的是xc7a100tcsg424 

    然后点击next 

    finish之后,如图所示,可以配置语言,这里选择的是VHDL 

    然后我们开始新建/添加文件,点击+ 
     

     

    选择add or create design sources 


     


     
     
    双击你所建立的source之后,就可以开始写程序了 
    二、写程序 

     

    在这里我提供一个简单的程序

    library IEEE; 
    use IEEE.STD_LOGIC_1164.ALL;

    entity test is 
    Port ( 
    led:out std_logic; 
    switch:in std_logic 
    ); 
    end test;

    architecture Behavioral of test is

    begin 
    process(switch) 
    begin 
    if switch=’1’ then 
    led<=’1’; 
    else 
    led<=’0’; 
    end if; 
    end process;

    end Behavioral; 
     

    然后我们开始写仿真程序 
    同样建立一个仿真文件 
     

    仿真文件的命名通常为test_bench 
     
    这里我也提供对应的仿真程序,以供参考

     

    library IEEE; 
    use IEEE.STD_LOGIC_1164.ALL;

    entity test_bench is 
    end test_bench;

    architecture Behavioral of test_bench is 
    component test port( 
    led :out std_logic; 
    switch:in std_logic); 
    end component; 
    signal led:std_logic:=’0’; 
    signal switch:std_logic:=’0’; 
    begin 
    dut:test port map( 
    led=>led,switch=>switch 
    ); 
    process 
    begin 
    switch<=’1’; 
    wait for 10ms; 
    switch<=’0’; 
    wait for 10ms; 
    end process; 
    end Behavioral;
    写完之后点击保存 

    三、仿真 
    然后开始仿真 
     
     
    仿真界面的上方有三个键:a是重新开始仿真,b是开始仿真直到点击break(F5),c是仿真指定的时间,

    我这里设置的是100ms 
     
    点击红色圆圈里的是看到所有仿真波形 

    仿真波形没有错误,开始综合 
    四、综合 
    点击 run synthesis,等待一段时间 
     
    跳出一个对话框,点击cancel 
    六、约束 

    如果你没有现成的约束文件,就自己约束了 
    先点击 open synthsized design 
     

    打开开发板的使用指南 

    例如:我想约束为 
    led对应LD0(H17) 

    switch对应switch0(J15) 

    约束之后,保存CTRL+S,跳出来对话框,点击确定 
    然后为约束文件命名 
     
    然后重新执行综合 
    七、实现以及生成二进制文件 
    实现 
     
    生成二进制文件 
     
    然后 open hardware manager 
    点击open target 
    点击device program 
    程序下载完毕后观察实验现象 
    --------------------- 
    作者:qq_40033089 
    来源:CSDN 
    原文:https://blog.csdn.net/qq_40033089/article/details/82693492 
    版权声明:本文为博主原创文章,转载请附上博文链接!

    展开全文
  • Vivado使用入门

    千次阅读 2020-07-17 20:10:48
    最近要开发Zynq中的ARM程序,对FPGA这套不懂,记录下入门过程。 一、软件安装(vivado2017.4) ... 2、弹出联网窗口-选择...6、弹出matlab安装界面,选择ok,提示不能使用DSP,仍选ok 7、弹出安装成功 二、工程创建导航

    最近要开发Zynq中的ARM程序,对FPGA这套不懂,记录下入门过程。

    一、软件安装(vivado2017.4)

    1、点击setup开始安装

    2、弹出联网窗口-选择ignore,忽略掉

    3、选择Vivado HL SystemEdition继续安

    4、之后会停在获取Licese界面,鼠标选择Load License选项,加载*.lic文件

    5、弹出winpcap安装界面,选择agree

    6、弹出matlab安装界面,选择ok,提示不能使用DSP,仍选ok

    7、弹出安装成功

    二、工程创建导航

    1、打开Vivado2017.4

    2、Quick Project - Create project 或者 右侧直接打开最近工程

    3、选择新建工程的名字和目录

    4、选择RTL Projrct类型,如果勾选“Do not specify sources at this time”表示以后再配置资源文件;此处不勾选,表示当下配置

    5、选择Family:Zync-7000;选择Package:ffg676;会有-1/2/3三种型号,双击选择xc7z045ffg676-2(这是我们使用的型号)

    6、选择Finish,等待几秒,然后创建工程完成

    三、工程管理导航

    1、工程创建后有几个主要窗口界面:Project Summary、Sources、Properities、Flow Navigator

    2、Project Summary窗口是刚刚创建工程的信息概括,其中蓝色字体可以再次编辑

    3、Sources窗口可以新建/添加文件,点击“+”,弹出窗口,选择“Add or create design sources”,弹出窗口,选择“Create File”,弹出窗口,输入文件名,点击OK,点击Finish,点击OK,点击Yes。此时在Design Sources视图下回看到test.v文件,双击打开就可以编辑写程序了。同理,Sources窗口可以新建/添加仿真文件,点击“+”,弹出窗口,选择“Add or create simulations sources”。

    4、Flow Navigator窗口的IP INTEGRATOR的可以创建BD文件,BD文件可以理解为一张电路图。输入文件名,会生成*.bd文件,并在右侧出现Diagram窗口,开始窗口内容为空。 点击中间“+”符号,弹出窗口,选择"ZYNQ7 Processing System",会添加ZYNC到窗口中,搭建完毕后,对系统进行封装。右键*.bd文件,选择“Create HDL Wrapper”,没有错误后,会生成 *_wrapper文件。

    5、Flow Navigator窗口的SIMULATION - Run Simulation - Run Behavioral Simulation可以进行仿真,进入仿真界面后,工具栏中有三个键:重新开始仿真、开始仿真直到break、仿真指定时间,然后点击四个方向箭头的图标,可以看到所有仿真波形。

    6、Flow Navigator窗口的SYNTHESIS - Run Synthesis开始综合(仿真没错误,就可以综合了),点击综合消耗一定时间(将语言转换为虚拟电路),结束后没有错误会弹出“Synthesis Completed”窗口,默认提醒用户是“Run Implementation”。

    7、Flow Navigator窗口的IMPLEMENTATION - Run Implementation也可以开始执行(将综合得到的虚拟电路用真正连线来实现),执行完成后没错误会弹出“Implementation Completed”窗口,默认提醒用户是“Open Implemented Design”,打开后是电路单元。

    8、Flow Navigator窗口的PROGRAM AND DEBUG,可以生成二进制文件。经过上述“创建BD -  打包 - 仿真 - 综合 - 执行”后就可以生成bit文件了。点击“Generate BitStream”,完成后弹出窗口,默认提醒用户“Open Reports”

    9、生成bit文件后,然后“Open Hardware Manager ” - “Open Target” - “Program Device”下载完毕观察实验现象。

    四、导出到SDK

    1、Vivado中完成逻辑的综合、实现,并生成*.bit文件后,需要将硬件导出到SDK中,开发ARM程序

    2、菜单File - 导出Export -导出硬件 Export Hardware,勾选“include bitstream”(用于将PL单元硬件加载到PS单元),点击OK后会生成*.hdf文件(硬件描述文件)。

    3、菜单File  - Launch SDK,直接默认点击OK,SDK启动后类似eclipse开发界面,主窗口有system.hdf这个文件的硬件描述信息。

    五、总结

    创建v文件 - 创建BD/打包 - 仿真 - 综合 - 执行 - 生成bit文件 - 启动SDK - 开发ARM程序

     

     

     

     

     

     

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  • Vivado使用流程图 新建工程 点击Create Project,修改工程名称 Project Type选择 RTL Project 跳过Add Sources和Add Constraints Default Part选择芯片型号,我使用的是ZYNQ 7010核心板,则输入“ xc7z010clg400-1...

    使用流程

    Vivado使用流程图
    在这里插入图片描述

    新建工程

    1. 点击Create Project,修改工程名称
    2. Project Type选择 RTL Project
    3. 跳过Add Sources和Add Constraints
    4. Default Part选择芯片型号,我使用的是ZYNQ 7010核心板,则输入“ xc7z010clg400-1”

    设计输入

    1. 在source栏目里点 “+”号,选择Add or create design sources
    2. 点击Create File,修改文件名,结束。其他选项默认
    3. 双击刚才创建的.v文件进行代码的编辑
    4. 用VSCode编辑代码会自动保存

    分析与综合

    1. 代码输入完毕之后,就可以对设计进行分析(Elaborated)
      点击“Flow Navigator”窗口中的“Open Elaborated Design”按钮即可进行RTL分析,成功之后会生成RTL视图
    2. 代码分析好之后就要进行代码的综合(Synthesis)
      接下来点击“Flow Navigator”窗口中的“Run Synthesis”按钮,来对代码进行综合,综合好了之后关闭弹出的窗口

    约束输入

    1. 在source栏目里点 “+”号,选择Add or create constraints
    2. 点击Create File,修改文件名,结束。其他选项默认
    3. 双击刚才创建的.xdc文件进行约束代码的编辑
    4. 用VSCode编辑代码会自动保存

    设计实现

    1. 约束输入完毕之后,就可以开始设计实现(Implementation)
    2. 我们点击“Flow Navigator”窗口中的“Run Implementation”按钮,实现好了之后关闭弹出的窗口

    生成和下载比特流

    1. 在下载程序之前,首先要先生成比特流文件,该文件的后缀为“.bit”,之后用于下载到器件中
    2. 我们点击“Flow Navigator”窗口中的“Generate Bitstream”按钮,比特流生成好了之后关闭弹出的窗口
    3. 接下来我们开始下载比特流,点击“Flow Navigator”窗口中的“Open Hardware Manager”按钮
    4. 先通过JTAG下载器将开发板和电脑连接在一起,然后再开启开发板电源
    5. 开发板连接完成并打开电源开关后,点击“ Hardware”子窗口中的 Auto Connect”按钮
      在“Hardware”子窗口中出现芯片型号就表示 Vivado就已经和下载器连接成功了
    6. 然后再点击“Open Hardware Manager”栏目中的Program device,此时Bitstream File一栏会自动识别到工程的比特流文件
      我们直接点击“Program”按钮下载程序,程序下载完成后,我们就可以观察开发板的情况了
    展开全文
  • Vivado使用误区与进阶-XDC约束IO篇,一些关于vivado约束的使用方式方法
  • Vivado 使用方法

    2021-04-28 12:44:11
    Quartus用的多,Vivado第一次用,把一些不同的步骤记下来。 引脚配置 Synthesis后,打开schematic-IOports,图形化操作。
  • Vivado使用简介

    2015-09-24 21:22:16
    南京大学数字电路课关于vivado使用以及简单介绍。课程讲义,名师编写。值得一看
  • vivado使用入门

    千次阅读 2020-04-09 21:31:27
    首先你需要到xilinx官网上下载vivado软件(这个软件确实很大,安装也有点困难) 安装之后点击打开是这个样子的 此时你应该还没有工程(project),就点击quick start或者在file中creat一个project。如图 或者 点击...
  • 概述通常我们使用的是Vivado IDE进行FPGA的开发,IDE提供了图形化的界面和自动化管理方案,我们只需要点击几个按钮就会得到结果。有时候还会用到另外一种开发方式:在Vivado Tcl Shell中使用Tcl命令的方式控制开发...
  • Vivado使用技巧(1):HDL编写技巧

    千次阅读 2020-02-14 22:10:58
    Vivado中进行HDL代码设计,不仅需要描述数字逻辑电路中的常用功能,还要考虑如何发挥Xilinx器件的架构优势。目前常用的HDL语言有三种。 (1)VHDL语言的优势有: 语法规则更加严格; 在HDL源代码中初始化RAM...
  • vivado使用误区及进阶

    2018-04-08 15:18:36
    超级详细的VIVADO使用误区介绍,说明了VIVADO设计开发过程中技巧,工作十几年的大牛的总结文档,适合任何程序的FPGA开发人员,看完FPGA开发技术更上一层楼
  • 原文链接:https://www.cnblogs.com/chensimin1990/p/6837122.html
  • 近期有整块时间,准备将博主FPGADesigner的《Vivado使用技巧系列》系统地整理一遍,筛选适合自己的,以备使用。 感谢博主的无私分享,附上原文链接: ———————————————— 版权声明:本文为CSDN博主「...

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