一、阻塞赋值
 
阻塞赋值的操作符为=；
 阻塞赋值的执行可以认为是只有一个步骤的操作：所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后在开始赋值的。
 阻塞赋值在语句结束后立即完成赋值操作；
 阻塞赋值常用于组合逻辑电路的设计
 
二、非阻塞赋值
 
非阻塞赋值的操作符为<=;
 非阻塞赋值的操作可以看作为两个步骤的过程：
 1)在赋值时刻开始时，计算非阻塞赋值RHS表达式。
 2)在赋值时刻结束时，更新非阻塞赋值LHS表达式。
 非阻塞赋值常用于时序逻辑电路的设计
 
三、总结：
 
阻塞赋值是顺序执行的，而非阻塞赋值是并行执行的 ；

1、先看看常问的问题
 1.1简单叙述阻塞赋值和非阻塞赋值的区别：
 (1)阻塞赋值（=）必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。在同一个块中，非阻塞赋值表达式的书写顺序不影响赋值的结果。硬件没有对应的电路。（要点为串行，立即生效）
 （2）非阻塞赋值（<=），在赋值开始时计算表达式右边的值，在本次仿真周期结束时才更新被赋值变量，即赋值不是立即生效的；非阻塞赋值允许块中其他语句同时执行。在同一个块中，非阻塞赋值表达式的书写顺序不影响赋值的结果。硬件有对应的电路。
 （要点：并行，不是立即生效，同时执行）
 1.2具体例子：移位寄存器
 （1）阻塞赋值按照下面的写法生成的并非移位寄存器
 
module pipe(
input d,
input clk,
output q3
);
reg q1,q2,q3;
always@(posedge clk)
	begin
			q1=d;
			q2=q1;
		   q3=q2;
	end
endmodule
 
综合效果如下图所示：
 
 用阻塞赋值实现移位寄存器的代码：
 module pipe(
 input d,
 input clk,
 output q3
 );
 reg q1,q2,q3;
 always@(posedge clk)
 begin
 q3=q2;
 q2=q1;
 q1=d;
 end
 endmodule
 也就是说，在阻塞赋值的块中，各个语句的顺序不一样，综合出来的结果是不同的。
 
（2）将上面两个换成非阻塞赋值后，综合出来的结果都是移位寄存器且结果相同。
 第一种情况的代码及对应电路
 
module pipe(
input d,
input clk,
output q3
);
reg q1,q2,q3;
always@(posedge clk)
	begin
			q1<=d;
			q2<=q1;
		   q3<=q2;
	end
endmodule
 

 第二种情况的代码和对应的电路
 
module pipe(
input d,
input clk,
output q3
);
reg q1,q2,q3;
always@(posedge clk)
	begin
		q3<=q2;
		q2<=q1;
		q1<=d;
	end
endmodule
 

 2、两个多选题
 
 第一个题：ABD
 分析原因：不选C的原因，非阻塞赋值也可描述组合逻辑电路，只是这样的代码风格不好。
 这个题我也不能确定是不是这样理解，如果您发现有不对的，望您能指点我一下。我不选C是来源于下面：
 
 
第二个题：ABD
 
3、看夏宇闻老师《Verilog数字系统设计教程》的读书笔记
 阻塞赋值对应的电路结构往往与触发沿没有关系，只与输入的电平变化有关系；非阻塞赋值对应的电路结构往往与触发沿有关系，只有在触发沿时才有可能发生赋值的情况。
 阻塞赋值操作符是“=”，非阻塞赋值操作符是“<=”。
 阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上是前一句赋值语句结束后再开始赋值的。
 非阻塞赋值的概念是指在赋值操作开始时刻计算RHS表达式，赋值操作结束时刻更新LHS。关键来了，always块里的其他语句是同时进行计算RHS表达式和更新LHS的。
 
非阻塞赋值操作只能对寄存器类型变量进行赋值，因此只能用在“initial”块和“always”块等过程块中，非阻塞赋值不能用于连续赋值（assign语句）。
 个人理解：阻塞赋值是指过程块中的语句是串行执行的（即一条语句执行完成才能执行下一条语句）；非阻塞赋值是指过程块中的语句是并行执行的，即所有的语句都可以在赋值操作开始时刻同时计算RHS，在赋值操作结束时刻同时更新LHS。
 
8个要点：
 （1） 时序电路建模时，用非阻塞赋值（<=）。
 （2） 锁存器电路建模时，用非阻塞赋值(<=)。
 （3） 用always块建立组合逻辑时，用阻塞赋值(=)。
 （4） 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。
 （5） 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。
 （6） 不要在一个以上的always块中为同一个变量赋值。
 （7） 用$strobe系统任务来显示用非阻塞赋值的变量值。
 （8） 在赋值时不要使用#0延迟。
 
4、希望加强记忆的部分内容
 （1）KaTeX parse error: Expected 'EOF', got '#' at position 322: …FFFFFF,t_70)（2）#̲0延时赋值：在非阻塞赋值操作前…strobe
 （4）verilog层次化事件队列
 
 5、思考题
 思考题：
 （1） 用电平敏感列表触发条件的always块表示组合逻辑时，应该用哪一种赋值。
 阻塞赋值
 （2） 用带时钟沿触发条件的always块表示时序电路时，应该使用哪一种赋值？
 非阻塞赋值
 
（3） 为什么不能在多个always块中为同一个变量赋值？
 可能会导致竞争冒险，即使使用非阻塞赋值也可能产生竞争冒险。因为always块的执行顺序其实是随机的，所以仿真的时候会产生竞争冒险。
 
（4） 为什么不能用$display系统任务来显示用阻塞赋值的变量值？
 
 
也就是display命令的执行在非阻塞赋值之前执行
 （5） $store和$display这两个显示用系统任务有什么不同？各用于什么场合？
 简言之：$store是显示在非阻塞赋值结束后的值。$display是显示在非阻塞赋值操作之前的值。
 细节如下：
 $strobe和$monitor显示命令是排列在监控事件队列中。在仿真的每一步结束时刻，当该仿真步骤内所有的赋值都完成以后，$strobe和$monitor显示出所有要求显示的变量值的变化。
 
 
（6） 仿真器在处理阻塞和非阻塞赋值操作队列过程中有什么不同？
 阻塞赋值是由动态事件队列调度的，而非阻塞赋值不是由动态事件队列调度的。
 （7） 为什么在可综合verilog模块的设计中，必须注意并遵守本章的8条原则？
 
 
关键词：避免出现冒险和竞争的现象；保证综合前仿真和综合后仿真一致。

1、阻塞赋值
   是顺序执行的，上面一条语句执行完之后，再执行下一行语句，如下图所示：
 
 
2、非阻塞赋值
   第一行语句执行的时候，并不阻止下面语句的执行，并行执行。如下图所示：
 
 3、使用方法
 
 

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档
 
 
 
 
文章目录
 
 
前言
一、阻塞赋值语句
二、非阻塞赋值语句
总结
 
 
 




 前言
 
       Verilog中的赋值语句类型主要分为两类，阻塞赋值语句和非阻塞赋值语句，关于赋值赋值语句和非阻塞赋值语句的区别，下面我们将通过实际代码以及仿真结果来进行形象的讲解。
 
 



 一、阻塞赋值语句
 
       阻塞赋值操作实质上是一次性连续完成的，即计算等号右边变量(或表达式)的值并立即赋值给等号左边的变量。
 
       其中阻塞的含义为在同一个always块中，当前赋值语句正在执行时，禁止其后的所有其他赋值语句的执行。只有当前赋值语句执行完成后，其后的赋值语句才能被执行。
 
      下面设计了一个简单的数字电路，
 
功能：（1）当有复位信号（rst=0时），a0、a1、a2的值均为0；
 
          （2）当没有复位信号时，在时钟的上升沿，a2=(a0 & a1)|(~a0 & ~a1)，然后把a2赋给a1，再把a1赋给a0，注意，以上赋值均为阻塞赋值，即用=号进行的赋值；
 
          （3）a0的值作为输出。
 
      代码如下：
 
module blocking_assign(out,clk,rst);
   input clk;
   input rst;
   output out;
   
   reg a0,a1,a2;
   
   assign out=a0;
   
   always @(posedge clk,negedge rst)
     if (~rst)
	   begin 
	     a2=1'h0;
		 a1=1'h0;
		 a0=1'h0;	 
	   end
	 else
	   begin 
	     a2=(a0 & a1)|(~a0 & ~a1);
		 a1=a2;
		 a0=a1;
	   end
	
endmodule
 
 
仿真结果如下：
 
 
 
 



 二、非阻塞赋值语句
 



         非阻塞赋值操作实质上是分两步完成的，即第一步：在敏感事件开始时刻(如clk正跳变沿开始时刻)开始计算等号右边变量(或表达式)的值；第二步：在敏感事件结束时刻(如clk正跳变沿结束时刻)将等号右边的值赋给等号左边的变量。即计算和赋值之间有个微小的时间差。
 
        其中非阻塞的含义为在执行当前的非阻塞赋值语句的同时允许其他的语句执行。
 
        下面代买是上面同样功能的非阻塞赋值实现：
 
module nb_assign(out,clk,rst);
   input clk;
   input rst;
   output out;
   
   reg a0,a1,a2;
   
   assign out=a0;
   
   always @(posedge clk,negedge rst)
     if (~rst)
	   begin 
	     a2<=1'h0;
		 a1<=1'h0;
		 a0<=1'h0;	 
	   end
	 else
	   begin 
	     a2<=(a0 & a1)|(~a0 & ~a1);
		 a1<=a2;
		 a0<=a1;
	   end
	
endmodule
 
  这里简单的讲解下非阻塞赋值的一些重点应用场景。
 
       就如上图代码所示，需要将a0、a1表达式的计算结果赋给a2，然后将a2的值赋给a1，再讲a1的值赋给a0；这里就要好好理解非阻塞赋值计算和赋值之间的时间差的重大意义。
 
                                           式1  ：a2<=(a0 & a1)|(~a0 & ~a1)             
 
                                           式2 ： a1<=a2
 
                                           式3 :    a0<=a1
 
       因为非阻塞赋值语句是允许后面的语句同时运行，也就是说，其实式1、式2、式3左边的表达式（一个变量也可以理解成表达式）是同时进行计算的，但因为非阻塞赋值语句当中计算和赋值之间有个微小的时间差，所以说式2左边的表达式a2的值，不是与它同时运行的式1左边表达式的计算结果，因为还没有赋给a2这个变量（表达式的计算值暂时存在了内存当中），所以此时a2取得是当前事件（clk上升沿）之前a2的存储值。
 
下面是代码的仿真结果：
 
 
 简单理解的方法就是，当clk的上升沿来临时，计算a2的值，必须取clk上升沿前a0和a1的值进行计算，a1和a0的值也是同理（取clk上升沿之前）。
 
 
 




 总结
 
  理解好阻塞赋值和非阻塞赋值的区别，对Verilog数字设计将会有很大的帮助。
 
今天的数字电路设计只是分享就到这儿，留下你们的关注支持下我吧，以后还会定时努力更新的！