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  • Verilog实现的异步复位同步释放模块, 复位信号高电平有效。 异步复位同步释放模块
  • 一、同步复位与异步复位特点: 同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。  异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位。 二、异步...
  • 异步复位同步释放

    2013-06-02 20:01:52
    异步复位同步释放,很好地学习资料,你值得一看!
  • 异步复位同步释放原理 异步复位,同步释放的理解 异步复位同步释放—关于复位的问题 always @ (posedge clk, negedge rst_async_n) if (!rst_async_n) begin rst_s1 <= 1'b0; rst_s2 <= 1'b0; end else ...

    参考文章
    异步复位同步释放原理
    异步复位,同步释放的理解
    异步复位同步释放—关于复位的问题
    在这里插入图片描述

    always @ (posedge clk, negedge rst_async_n)
        if (!rst_async_n) begin
            rst_s1 <= 1'b0;
            rst_s2 <= 1'b0;
        end
        else begin
            rst_s1 <= 1'b1;
            rst_s2 <= rst_s1;
        end
        assign rst_sync_n = rst_s2;
    endmodule
    

    自己总结:
    1、为什么要异步复位,同步置位:避免复位信号出现在clk上升沿周围,不满足Removal timing或者Recovery timing,出现亚稳态。
    2、为什么不用同步复位,同步复位会导致一个always多用一个mux,浪费资源。
    3、两个触发器的目的是消除亚稳态。这样理解:当rst复位1->0;直接两个触发器复位了。置位时0->1,第二个D触发器前端是0,不会出现亚稳态,第一个出现亚稳态,第二个会消除亚稳态,不明白可以研究一下打两排消除亚稳态的原理。

    正文

    在数字IC设计中肯定会涉及到异步复位的问题,因为需要对电路进行复位操作。这种复位设计主要依靠前端设计以及工具来检查,从数字IC后端的角度上讲,只要在timing signoff阶段检查好removal和recovery的check就好

    Removal timing check

    Removal time是指在时钟有效沿来临之后,异步复位信号需要继续保持有效的最短时间。满足这个最短时间才能确保对寄存器进行正常的复位。Removal time check的波形图如下图所示。Removal timing check与hold time check类似。

    Recovery timing check

    Recovery time是指在时钟有效沿到来之前,复位信号保持高电平的最短时间。即复位信号变到非复位状态的电平必须在clk之前一定的时间到达。满足这个Recovery time,可以确保在时钟有效沿来临时,异步复位信号处于无效状态,从而确保正常的数据采样。

    从Removal 和Recovery time的定义知道,只要DFF的复位信号不在时钟有效沿附近变化(复位信号远离时钟有效沿),就可以保证电路的正常复位和撤销。

    在实际的设计中,比如有的模块是先复位再给模块供应时钟,即保证了复位信号与时钟在时间上是错开的,这种流程可以保证不会出现recovery和removal的问题,因为复位置起撤销时都没有时钟。即使操作流程保证不了,出现recovery和removal违例,由于模块此时都不会工作,也没什么问题。

    同步复位

    复位信号可以理解为一个普通的数据信号,它只有在时钟的跳变沿才会其作用,一般只要复位信号持续时间大于一个时钟周期,就可以保证正确复位。

    异步复位

    复位可以在任何时候发生,表面上看跟时钟没有关系,但真实情况是异步复位也需考虑时钟跳变沿,因为时钟沿变化和异步复位都可以引起Q端数据变化。如果异步复位信号跟时钟在一定时间间隔内发生变化,Q值将无法确定,即亚稳态现象。这个时候既是异步复位信号持续时间再长都没有办法,因为不定态已经传递下去。

    同步复位虽然解决了当时钟的有效沿来临的时候rst_n的边沿也正好来临所出现的冒险与竞争。但是从综合的电路上可以看出,多了一个组合逻辑MUX在这里插入图片描述
    如果设计中所有的复位都是这样的,那会增加很多的资源,导致芯片面积很大。那么有没有更好的解决办法呢?答案是有,那就是异步复位同步释放机制。

    异步复位,同步释放

    异步复位,同步释放就是指在复位信号到来的时候不受时钟信号的同步,而是在复位信号释放的时候受到时钟信号的同步。

    在这里插入图片描述

    如上图,单独看方框2的复位策略,是一个异步复位电路,即复位信号有效时不管时钟信号是否处于有效沿,输出都会被复位。但是如果复位信号在时钟信号的上升沿撤销时,这时候的输出就是亚稳态。

    方框1中电路图是实现异步复位同步释放的关键。

    异步复位

    当rst_async_n有效时,第一个D触发器的输出是低电平,第二个D触发器的输出rst_sync_n也是低电平,方框2中的异步复位端口有效,输出被复位。

    同步释放

    假设rst_async_n撤除时发生在clk上升沿,如果不加此电路则可能发生亚稳态事件(有的时候会打三拍)。但是加上此电路以后,假设第一级D触发器clk上升沿时rst_async_n正好撤除,则D触发器1可能输出高电平“1”,也可能输出亚稳态,也可能输出低电平。但此时第二级触发器不会立刻更新输出,第二级触发器输出值为前一级触发器Q1的输出状态。显然Q1之前为低电平,故第二级触发器输出保持复位低电平。直到下一个时钟有效沿到来之后,才随着变为高电平。即实现同步释放。

    在数字后端实现时,如果发现第一级寄存器的异步复位端存在removal和recovery的timing violation,我们可以不用管。因为这一级只是作为过渡,我们不care timing。

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  • 有关同步复位、异步复位以及异步复位同步释放的区别和verilog实现,这篇博客链接: link.介绍的非常详细了,有需要的可以参考下,这里着重讲解对于异步复位同步释放的理解。

    前言

    有关同步复位、异步复位以及异步复位同步释放的区别和verilog实现,这篇博客链接: link.介绍的非常详细了,有需要的可以参考下,这里着重讲解对于异步复位同步释放的理解。

    一、Removal Timing Check与Recovery Timing Check的定义

    在理解异步复位同步释放原理之前,先明确两个概念:

    1.Removal Timing Check

    Removal Timing指在时钟有效沿来临之后,异步复位信号需要继续保持有效的最短时间。满足这个最短时间才能确保对寄存器进行正常的复位。Removal time check的波形图如下图所示,与hold time check类似。
    Removal Timing Check

    2.Recovery Timing Check

    Recovery Time指在时钟有效沿到来之前,复位信号保持高电平的最短时间。即复位信号变到非复位状态的电平必须在clk之前一定的时间到达,并满足这个Recovery Time,可以确保在时钟有效沿来临时,异步复位信号处于无效状态,确保正常的数据采样。
    Recovery Timing Check
    从Removal 和Recovery time的定义知道,只要复位信号不在时钟有效沿附近变化(即复位信号远离时钟有效沿),可以保证电路的正常复位和撤销。

    二、异步复位同步释放的原理

    异步复位指无论时钟沿是否到来,只要复位信号有效就进行复位,而同步释放是在时钟沿到来时释放复位信号。

    1.Verilog代码实现

    always @ (posedge clk, negedge rst_async_n)
        if (!rst_async_n) begin
            rst_s1 <= 1'b0;
            rst_s2 <= 1'b0;
        end
        else begin
            rst_s1 <= 1'b1;
            rst_s2 <= rst_s1;
        end
        assign rst_sync_n = rst_s2;
    endmodule
    

    2.逻辑电路图

    异步复位同步释放逻辑电路图
    方框1中的电路图是实现异步复位同步释放的关键
    (1)异步复位操作
    当rst_async_n有效时,第一个D触发器的输出是低电平,第二个D触发器的输出rst_sync_n也是低电平,方框2中的异步复位端口有效,输出被复位。
    (2)同步释放操作
    假设rst_async_n释放发生在clk上升沿时,如果不加方框1的电路,则可能发生亚稳态事件。但是加上此电路以后,假设第一级D触发器clk上升沿时rst_async_n正好释放,则D触发器1可能输出高电平“1”,也可能输出亚稳态“x”。但此时第二级触发器不会立刻更新输出,第二级触发器输出值为前一级触发器Q1的输出状态。显然Q1之前为低电平,故第二级触发器输出保持复位低电平。直到下一个时钟有效沿到来之后,才随着变为高电平,即实现同步释放。

    总结

    在实际的设计中,比如有的模块是先复位再给模块供应时钟,即保证了复位信号与时钟在时间上是错开的,这种流程可以保证不会出现Recovery和Removal的问题,因为复位置起撤销时都没有时钟。即使操作流程保证不了,出现Recovery和Removal违例,由于模块此时都不会工作,也没什么问题。并且在数字后端实现时,如果发现第一级寄存器的异步复位端存在Removal和Recovery的Timing violation,我们可以不用管。因为这一级只是作为过渡。

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  • 1. 异步复位 一般让复位信号低电平有效,复位信号不受时钟的控制,只要复位信号有效,那么电路就会复位。对应的写法为: always @ (posedge clk or negedge rst_n) begin if (!rst_n) xxxx; else xxxx; end ...

    1. 异步复位
    一般让复位信号低电平有效,复位信号不受时钟的控制,只要复位信号有效,那么电路就会复位。对应的写法为:

    always @ (posedge clk or negedge rst_n) begin
        if (!rst_n)
            xxxx;
        else 
            xxxx;
    end
    

    always块中,敏感量为两个,一个是时钟信号的上升沿,一个是复位信号的下降沿,当复位信号下降沿出现时,不论时钟信号在什么状态,都执行复位。

    2. 同步复位
    同步复位,即如果复位信号有效,则只能在时钟上升沿让电路复位。对应写法为:

    always @ (posedge clk) begin
        if (!rst_n)
             xxxx;
        else 
            xxxx;
    end
    

    优缺点对比:
    时序电路里面需要复位,异步复位相比于同步复位最大的优点就是可以节约资源。但是异步复位在上升沿时如果同时遇到时钟的上升沿,会不满足建立时间和保持时间的要求,从而使电路进入亚稳态。

    为了避免亚稳态,采用异步复位、同步释放的解决方法。
    Verilog代码:

    module sys_rst(
    	input rst_n,
    	input clk,
    	output reg rst_s1
    );
    	reg rst_s0;
    	
    	always@(posedge clk or negedge rst_n)begin
    		if(!rst_n)begin
    			rst_s0 <= 1'b0;
    			rst_s1 <= 1'b0;
    		end
    		else begin
    			rst_s0 <= 1'b1;
    			rst_s1 <= rst_s0;
    		end
    	end
    	
    endmodule
    
    

    仿真代码:

    `timescale 1ns/1ns
    module sys_rst_tb;
    
    	reg clk;
    	reg rst_n;
    	wire rst_s1;
    	
    	sys_rst sys_rst_inst(
    		.rst_n		(rst_n	),
    		.clk			(clk		),
    		.rst_s1		(rst_s1	)
    );
    
    	initial clk = 0;
    	always#10 clk = ~clk;
    	
    	initial begin
    		rst_n = 0;
    		#100;
    		rst_n = 1;
    		#50;
    		rst_n =0;
    		#70;
    		rst_n = 1;
    		#200;
    		$stop;
    	end
    
    endmodule
    
    

    仿真波形:
    在这里插入图片描述

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  • 今天好好理一理异步复位,同步复位,以及亚稳态中的异步复位同步释放。 一般让复位信号低电平有效 异步复位:复位信号不受时钟的控制,只要复位信号有效,那么电路就会复位。对应的写法为: always @ ...

    今天好好理一理异步复位,同步复位,以及亚稳态中的异步复位同步释放。

    1. 异步复位

    一般让复位信号低电平有效

    复位信号不受时钟的控制,只要复位信号有效,那么电路就会复位。对应的写法为:

    always @ (posedge clk or negedge rst_n) begin
        if (!rst_n)
            xxxx;
        else if (xx) begin
                xxxx;
                xxxx;
             end
        end
    

    注意,在此always块中,敏感量为两个,一个是clk的上升沿(posedge clk),一个是复位信号rst_n的下降沿(negedge rst_n),当复位信号下降沿出现时,不论clk在什么状态,都执行always块,即复位!

    2. 同步复位

    同步复位,即如果复位信号有效,则只能在时钟上升沿让电路复位。对应写法为:

        always @ (posedge clk) begin
            if (!rst_n)
                xxxx;
        end
    

    注意,在此always块中,敏感量只有一个,即clk的上升沿,此含义是,只有在clk的上升沿才能执行always块,否则不执行。于是如果复位信号有效,也只能等到clk上升沿才能执行always块,才能使电路复位!

    3. 异步复位同步释放

    什么同步释放不同步释放之类的,说得那么高大上的,搞得云里雾里的,其实也下面一行字就能解释清楚:

    为了避免亚稳态,让拉高的复位信号打两拍,达到与时钟clk边沿同步的目的

    注意,是时钟边沿!!!边沿,边沿,边沿

    以上就是同步释放,可见只是拉高的信号打两拍,拉低的信号,也就是复位信号有效的时候,该复位就复位,该干嘛干嘛,我们不用去管它。

    以下是解释:

    假设复位信号低电平有效rst_n,当复位信号无效时,也就是复位信号拉高时,即为复位信号的释放。

    由于异步复位信号与时钟无必然联系,两者都是独立的,所以复位信号的拉高将有一定的概率导致电路出现亚稳态。

    对于亚稳态的处理,通常是利用同步器进行同步,使其输出能够受到时钟clk的控制。也就是说,同步器的输出最终与时钟clk同步。另外,同步器的另一个口语化表达为:“打两拍”,通过两个D触发器,最终得到与时钟同步的信号。

    至于为什么需要两个D触发器而不是一个,请移步论文《异步复位设计中的亚稳态问题及其解决方案》,提取码ejjr
    至于为什么需要两个D触发器而不是更多,是因为通过一系列的数学计算,发现如果有亚稳态的发生,且两个D触发器将此亚稳态传递到了主电路,大约需要100年的时间(具体时间我忘记了),在这么长时间内,使用者就真的不来一下复位操作吗?真就让程序一直跑下去吗?不可能吧,一个小游戏都需要停机维护,何况更加高大上的物件。所以说,两个已经够用了。

    那么将异步的复位信号打两拍,不就能够解决亚稳态的问题了吗?换句话说,复位信号有效的时候,我们不去管任何东西,系统复位让它复位就好了;之后在复位信号拉高的时候可能导致亚稳态的出现,那直接将拉高的信号打两拍,不就完事了吗?就是这么简单。

    经典的异步复位同步释放代码如下

    module asyn_reset(
    	clk	    ,
    	rst_n	,
    	
    	rst_s2
    );
    
    input clk	;
    input rst_n	;
    
    output reg rst_s2;
    
    reg rst_s1;
    
    always @ (posedge clk or negedge rst_n) begin
    	if (!rst_n) begin
    		rst_s1 <= 1'b0;
    		rst_s2 <= 1'b0;
    	end
    	else begin
    	   rst_s1 <= 1'b1	;
    	   rst_s2 <= rst_s1	;
    	end
    end
    
    endmodule
    

    综合出的电路如下:

    在这里插入图片描述

    复位信号拉高,相当于rst_n对高电平进行采样;

    由于异步复位需要在时钟上升沿进行释放,故在rst_n=1后,让信号rst_s1对电平1进行采样,之后再打一拍到寄存器rst_s2。相当于高电平被打了两拍才输出到rst_s2,达到了复位信号的释放与时钟clk同步的目的。

    展开全文
  • 异步复位同步释放的VHDL实现代码

    千次阅读 2019-10-08 09:57:04
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  • 异步复位同步释放 打两拍

    千次阅读 2020-04-22 19:17:23
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空空如也

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异步复位同步释放