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  • 建立时间
    千次阅读
    2020-09-18 20:37:22

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    建立时间(setuptime)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;

    保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。

    如图1 。数据稳定传输必须满足建立和保持时间的要求,当然在一些情况下,建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。

    个人理解

    1、建立时间(setup time)触发器在时钟沿到来之前,其数据的输入端的数据必须保持不变的时间;建立时间决定了该触发器之间的组合逻辑的最大延迟。

    2、保持时间(hold time)触发器在时钟沿到来之后,其数据输入端的数据必须保持不变的时间;保持时间决定了该触发器之间的组合逻辑的最小延迟。

    D触发器波形

    D触发器工作波形如下所示,时钟处于上升沿的时,如果输入信号D为1,输出信号Q也为1;如果输入信号D为0,那么输出信号Q也为0。
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    建立时间和保持时间

    前面波形图可

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  • 信号之建立时间和保持时间

    万次阅读 多人点赞 2019-07-04 16:53:47
    这篇文章讨论的对象是数字设计或FPGA设计中一对重要概念——信号的建立时间和保持时间。 最初考虑写这篇文章仅是因为在建模PCF851(一款AD-DA芯片)时,由于笔者没有考虑到这方面的时序要求,虽然整体时序框架正确...

    这篇文章讨论的对象是数字设计或FPGA设计中一对重要概念——信号的建立时间和保持时间。

    最初考虑写这篇文章仅是因为在建模PCF851(一款AD-DA芯片)时,由于笔者没有考虑到这方面的时序要求,虽然整体时序框架正确,但细节部分(具体的信号时序,如上升沿到来前信号的到来时间)没有注意,最终导致花了很长时间才找到问题所在。而后,逐渐了解到时序约束、STA等概念,其实在面试相关工作岗位时,有关建立时间(下文Tsu)和保持时间(下文Thd)的相关计算问题会是一道非常经典的面试题。

    好,回归正题,本文主要从以下几方面进行阐述。

    一、何为Tsu和Thd?

    二、在典型同步电路分析中,Tsu和Thd应该满足什么要求?

    图1 典型同步电路示意图

    NOTE:本文相关概念英文缩写如下表

    表1 相关概念中英文对照

    概念

    英文缩写

    建立时间

    Tsu

    保持时间

    Thd

    FF输出延迟时间(又Tcq,即从时钟边沿开始到数据从Q端稳定输出的时间)

    Tco

    组合逻辑消耗时间(又称延迟时间)

    Tdelay(Tcomb)

    时钟延迟时间

    Tpd

    时钟周期

    Tclk

    一、何为TsuThd

    如下图所示,1bit数据宽度为一个时钟周期,则:

    建立时间(Tsu):时钟上升沿到来之输入端数据已经到来并稳定持续的时间间隔。

    保持时间(Thd):时钟上升沿到来之输入端数据继续保持稳定并持续的时间间隔。

    Tsu、Thd、Tclk三者的数学关系:Tsu+Thd=Tclk.

    NOTE1:Tsu和Thd都是针对FF的输入端而言的,分别对应时钟沿的前和后,Tsu表示“预先准备”,Thd表示“事后不变”;对应地,Tco(后文出现)是针对FF的输出端而言的,特此声明。

    NOTE2:由上图可知,触发器FF在上升沿稳定采集(采样)输入端的数据,这样一定能够读取到稳定的D1,而后FF会输出数据;故,数据稳定传输必须满足Tsu和Thd要求(芯片手册给出),但,Tsu和Thd能不能随意增大或减小呢?答:不能,这个问题的具体分析见第二节。

    二、在典型同步电路分析中,TsuThd应该满足什么要求?

    如上图1,为一个典型的采用同一个时钟的同步电路模型。图注中相关名称的意义见第一节表格。具体的:Tsu_max=T1max、Tsu_min=T1min;Tdelay_max=T2max、Tdelay_min=T2min;设FF2的建立时间T3和保持时间T4应该满足什么要求?(或者知道T3、T4,则该电路容许的最大时钟周期是多少?)

     

    第一步,画出图1电路对应的时序图如下:

    第二步,Tsu时序约束分析:

    如上图,T3不能过大,若满足Tclk-Tdelay-Tco+Tpd≥T3,意思就是除去组合逻辑电路延时、Tco和Tpd之和,剩下的时间若大于T3(留下的时间裕量比建立时间要大),那么就能满足建立时间。取Tdelay_max,则T3Tclk+Tpd-T2max-Tco

    第三步,Thd时序约束分析:

    对T4(保持时间),如上图,要满足T4+Tpd≤Tco+Tdelay,就是说FF1的输出经过组合逻辑电路达到FF2的输入端的时间如果小于FF2的保持时间和Tpd之和(即要等到D2保持完毕,Q1的数据才能送到D2),就会出现保持时间约束违反。取Tdelay_min,则T4Tco+T2min-Tpd

    如下,标注出T3、T4分析所在的时序范围。(上述标红式子为分析结果)

    补充部分:

    这里采用另一种分析思路,也可以得到同样的结论,不过角度有所不同。引入时间线Timing_path、数据通路data_path和时钟通路clk_path三个概念。

    PART1:建立时间

    这种情况两个通路时间的关系如下要满足:

    T3+Tdata_path≤Tclk_path+Tclk

    就是说,对FF2,数据要比时钟“走得快”。

     

    PART2:保持时间

    要满足:Tdata_path-T4≥Tclk_path。

    意思是说,防止FF1的输出太快到达FF2输入端而覆盖掉原来FF2该保持的数据。

     

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  • 建立时间与保持时间

    千次阅读 多人点赞 2021-05-19 10:21:45
    文章目录1、建立时间与保持时间概述及模型2、寄存器之间数据传输时建立时间与保持时间3、寄存器之间数据传输时建立时间余量与保持时间余量计算4、 FPGA允许的最大时钟频率或最小时钟周期5、计算FPGA时钟所允许的最大...

    建立时间与保持时间

    概述: 建立时间、保持时间模型展现;建立时间余量、保持时间余量的计算;以及系统允许时钟频率的最大频率计算。
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    1、建立时间与保持时间概述及模型

    建立时间(Tsu): 在时钟采样沿之前,数据必须保持稳定的时间,该时间量称为建立时间。

    保持时间(Th): 在时钟采样沿之后,数据必须保持稳定的最短时间。

    理想最优的建立时间和保持时间出现在数据中间采样的位置,如下所示,实质就是使触发器在采样沿得到稳定的数据,如果数据在时钟上升沿的建立保持时间内{latch edge-setup,latch edge+hold time}发生跳变,则会产生亚稳态输出,即输出值在短时间内处于不确定态,有可能是1,有可能是0,也可能什么都不是,处于中间态。
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    在出现沿打沿的现象时会出现建立时间最大值或者保持时间最大值。
    理想建立时间最大值:
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    理想保持时间最大值:
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    2、寄存器之间数据传输时建立时间与保持时间

      寄存器数据传输的模型:数据从在Reg1到Reg2,理想情况下采样沿到达Reg2时,数据的中间位置到达Reg2的数据端,这样出现最优的建立时间和保持时间,此时采样的数据也是最稳定的,如果时钟早到或者数据早到就会产生余量,严重的情况下就会产生时序为例。
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    数据和时钟到达Reg2最优情况,采样沿位于数据的中间位置:
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    出现保持时间最大值采样沿,采样沿与数据起始位置对齐:
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    出现建立时间最大值,采样沿与数据结束为止对齐:
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    3、寄存器之间数据传输时建立时间余量与保持时间余量计算

    在实际的数据传输中器件和线路均会存在延迟,寄存器间数据传输模型如下所示:
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    Tclk1 :时钟到达Reg1的时钟延时。
    Tco :数据从Reg1器件D到Q的物理延时。
    Tclk2 :时钟到达Reg2的时钟延时。
    Tdata:数据从Reg1的Q端到Reg2的D端的线路延时。
    Tsu/Th:保持时间/建立时间。
    建立时间余量(Setup Slack): 要求数据到达时间和数据实际到达时间的差值。
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    实际考虑线路延时时数据从Reg1到Reg2的时序图如下所示:
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    Clk_in:输入时钟。
    Clk_Reg1:Clk_in经过Tclk1时延到达Reg1的时钟。
    Reg1 Q :数据从Reg1的D端进入到达Q端经过Tco时延的数据。
    Reg1 D :数据从Reg1的Q端输出经过Tdata时延到达Reg2的D端的数据。
    Clk_Reg2:Clk_in经过Tclk2时延到达Reg2的时钟。

    通过上图观察:(Tcycle为一个时钟周期)
    要求数据达到的时间 = Tcycle + Tclk2 - Tsu。(图中②)
    实际数据到达的时间 = Tclk1 + Tco + Tdata。(图中①)
    建立时间余量(Setup Slack)= Tcycle + Tclk2 - Tsu - (Tclk1 + Tco + Tdata)。

    保持时间余量(Hold Slack): 数据实际结束位置和要求数据结束位置的差值。
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    实际考虑线路延时时数据从Reg1到Reg2的时序图如下所示:
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    Clk_in :输入时钟。
    Clk_Reg1:Clk_in经过Tclk1时延到达Reg1的时钟。
    Reg1 Q :数据从Reg1的D端进入到达Q端经过Tco时延的数据。
    Reg1 D :数据从Reg1的Q端输出经过Tdata时延到达Reg2的D端的数据。
    Clk_Reg2:Clk_in经过Tclk2时延到达Reg2的时钟。

    通过上图观察:(Tcycle为一个时钟周期)
    实际数据结束的时间 = Tcycle + Tclk1 + Tco + Tdata。(图中②)
    要求数据结束的时间 = Tcycle + Tclk2 + Th。(图中①)

    保持时间余量(Told Slack)= Tcycle + Tclk1 + Tco + Tdata - (Tcycle + Tclk2 + Th)。
    从上面的公式中可以看出建立时间余量(Told Slack)与时钟周期Tcycle 无关,所以时钟频率也与保持时间余量无关。

    4、 FPGA允许的最大时钟频率或最小时钟周期

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    通过上面的推导时钟周期和频率与保持时间无关,所以在 建立时间余量为0时取得最大时钟频率即最小时钟周期。
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    5、计算FPGA时钟所允许的最大频率或最小时钟周期

    例: 计算建立时间余量Setup Slack 与 系统时钟允许的最大时钟频率 Fmax。

      时钟周期为10ns;Clk in到Reg1的时延为3ns;Clk in到Reg2的时延为2ns;Reg1 Q端到Reg2 D端的时延为3ns;Tus=0.5ns;Tco=1ns;建立时间余量?FPGA允许的最大时钟频率?
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    建立时间余量(Setup Slack)= Tcycle + Tclk2 - Tsu - (Tclk1 + Tco + Tdata)。

    Setup Slack = 10 + 2 - 0.5 -(3 + 1 +3)= 4.5ns
    建立时间余量为0时取得最大时钟频率即最小时钟周期。
    Fmax = 1/(Tcycle - Setup Slack)= 1/(10 - 4.5)。

    例: 计算保持时间余量Hold Slack 与 系统时钟允许的最大时钟频率 Fmax。

      时钟周期为10ns;Clk in到Reg1的时延为3ns;Clk in到Reg2的时延为2ns;Reg1 Q端到Reg2 D端的时延为3ns;Th=0.5ns;Tco=1ns;保持时间余量?FPGA允许的最大时钟频率?

    保持时间余量(Told Slack)= Tcycle + Tclk1 + Tco + Tdata - (Tcycle + Tclk2 + Th)=Tclk1 + Tco + Tdata - Tclk2 - Th。
    Told Slack = 3 + 1 + 3 -2 - 0.5 = 4.5。

    Fmax与保持时间余量无关。

    6、违反建立和保持时间会发生什么?

      在触发器建立期间,如果数据在时钟上升沿的建立保持时间内{latch edge-setup,latch edge+hold time}发生跳变,则会产生亚稳态输出,即输出值在短时间内处于不确定态,有可能是1,有可能是0,也可能什么都不是,处于中间态。

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    7、Vivado中建立时间余量与保持时间余量的计算。

    建立时间余量分析:
    如下打开时序分析报告:
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    在报告中建立时间显示红色,表明建立时间余量不满足时序要求。
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    双击该路径:
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    数据实际到达的时间为19.592。
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    要求数据到达的时间为18.145。
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    建立时间余量 = 要求数据到达的时间 - 实际数据到达的施加 = 18.145-19.592= -1.447。
    负值,则要求达不到。
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    保持时间余量分析:
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    数据实际结束的时间为-0.287。
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    数据要求结束的时间为-0.336.
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    保持时间余量 = 数据实际结束的时间 - 数据要求结束的时间 = -0.287-(-0.336)=0.049ns。
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    为正值,时序要求可以达到。

    ★★★如有错误,欢迎指导!!!

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  • 建立时间和保持时间

    千次阅读 多人点赞 2021-01-02 22:40:25
    文章目录建立时间和保持时间1. 建立时间和保持时间的概念2. 建立时间和保持时间如何约束时序电路2.1 建立时间约束2.2 保持时间约束3. 为什么触发器会有建立时间和保持时间 建立时间和保持时间 1. 建立时间和保持时间...

    建立时间和保持时间

    1. 建立时间和保持时间的概念

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    • 建立时间tsu:所谓建立时间就是说为了保证D触发器的输出是稳定的,数据必须在时钟上升沿tsu时间之前保持稳定,否则D触发器的输出就是不稳定的。

    • 保持时间thold:所谓保持时间就是说为了保证D触发器的输出是稳定的,数据必须在时钟上升沿来之后继续保持thold时间的稳定,否则D触发器的输出就是不稳定的。

    2. 建立时间和保持时间如何约束时序电路

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    第一张图展示的是基本的数字时序电路的组成,基本延时由两部分组成。一部分是tc-q,指的是触发器从时钟上升沿到数据稳定输出的延时;第二部分是tcomb logic,就是两级触发器之间的组合逻辑的延迟。

    2.1 建立时间约束

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    • 建立时间约束:从上面的时序图可以看出,一个时钟周期可以分为三部分:第一部分是tc-q,第二部分是组合逻辑的延时tcomb logic,第三部分是触发器的建立时间tsu。三者要满足以下的关系:
    T >= tc-q + tcomb logic(max) + tsu
    其中组合逻辑的延时应该为所有组合逻辑块中的最大延时,我们必须考虑电路在延时最大情况下的工作主频

    2.2 保持时间约束

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    • 保持时间约束:在如图标识的时钟的上升沿会同时发生D1和D2的传输,由于D2数据有保持时间的要求,所以需要D2在时钟的上升沿之后仍需保持一段时间,但同时D1也在传输,并且经过tc-q+tcomb logic就会追上D2,我们要保证D2不被冲刷掉,所以我们的保持时间约束如下:
    tc-q + tcomb logic(min) >= thold
    这里要考虑组合逻辑延时最小的情况,也就是D1最快追上D2的情况。当保证D1最快的情况下都追不上D2,那么在其它情况下D1也就不可能追上D2了。

    3. 为什么触发器会有建立时间和保持时间

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    上图展示的是一个最基本的利用双稳态结构做成的正沿触发器内部结构。只有了解了其内部结构才能搞清楚为什么会存在建立时间和保持时间。

    3.1 为什么会存在建立时间

    • 所谓的建立时间,就是说在时钟上升沿来之前数据必须稳定的时间,如果数据没有稳定,那么我的触发器将采不到这个数据。
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    • 当我们的时钟上升沿还没来到的时候,时钟处于低电平,传输们T1被打开,对于前一级锁存器来说,其对数据D建立双稳态的时间为I1+T1+I3+I2的延时,即三个反相器的延时tpd_inv加上一个传输们的延时tpd_tx,然后当时钟上升沿来了之后,时钟变为高电平,传输们T2被打开,输入数据D成功到达QM,此即为成功采样数据D。
    • 换言之,当输入数据D在时钟上升沿来之前没有到达传输们T2,那么当时中上升沿来之后,第一级的双稳态就不能建立起来,那么此时QM采样的数据将会是不确定的,也就是说此次采样数据D失败。
    • 所以,该寄存器的建立时间就是tsu = 3 x tpd_inv + tpd_tx

    3.1 为什么会存在保持时间

    • 所谓维持时间,就是说时钟上升沿之后输入数据仍需保持稳定一段时间,否则数据也会采样失败。

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    • 在这里的情形下,当时钟变为高电平时,传输们T1关断。由于D输入和CLK在到达T1之前都需要经过一个反相器,所以在时钟变为高电平之后输入上的任何变化都不会影响输出。所以维持时间是0。
    • 但是如果clk后面跟了三个反相器,那么clk变为高电平之后,其需要经过三个反相器延时才能关断传输们T1,而数据D则经过一个反相器延时就到达了T1,所以如果此时输入数据D变化的话其实是可以直接通过传输们T1被后级电路采样的。所以这种情况下在时钟上升沿来之后输入数据D仍需要保持两个反相器的延时2 x tpd_inv。即该寄存器的保持时间为thold = 2 x tpd_inv
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