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  • 2019-04-08 09:55:37

    第一个是正常的,但是第二个就出现问题了,这就是js 浮点运算的bug  

    可以用toFixed 来解决,四舍五入

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    浮点加法和减法   (2013-12-03 13:14:27) 转载▼ 标签:  教育 分类: 版级系统开发 设有两个浮点数x和y,它们分别为: x=2Ex·Mx y=2Ey·My 两浮点数进行加法和减法的运算规则是 ...

    浮点加法和减法 

     (2013-12-03 13:14:27)

    转载

    标签: 

    教育

    分类: 版级系统开发

    设有两个浮点数x和y,它们分别为:

    =2Ex·M

    =2Ey·M

    两浮点数进行加法和减法的运算规则是

        x±=(M2ExEy±M)2Ey,  E<=E

    其中,Ex、Ey分别为x、y的阶码,Sx、Sy分别为的尾数。完成浮点加减运算的操作过程大体分为四步:   
        1. 0 操作数的检查;
        2. 比较阶码大小并完成对阶;
        3. 尾数进行加或减运算;
        4. 结果规格化并进行舍入处理。

    1.0操作数检查

    浮点加减运算过程比定点运算过程复杂。如果判知两个操作数xy中有一个数为0,即可得知运算结果而没有必要再进行后续的一系列操作,以节省时间。0操作数检查步骤则用来完成这一功能。

    2.对阶

    两浮点数进行加减,首先要看两数的阶码是否相同,即小数点位置是否对齐。若两数阶码相同,表示小数点是对齐的,就可以进行尾数的加减运算。反之,若两数阶码不同,表示小数点位置没有对齐,此时必须使两数的阶码相同,这个过程叫做对阶

    要对阶,首先应求出两数阶码Ex和Ey之差,即:

                         △x = Ex - Ey

    若Ex = Ey,表示两数阶码相等,不需改变两数的阶码;若Ex ≠ Ey,要通过尾数的移位以改变Ex或Ey,使之相等。由于浮点表示的数多是规格化的,尾数左移会引起最高有产位的丢失,造成很大误差;而尾数右移虽引起最低有效位的丢失,但造成的误差较小,因此,对阶操作规定使尾数右移,尾数右移后使阶码作相应增加,其数值保持不变。很显然,一个增加后的阶码与另一个相等,所增加的阶码一定是小阶。因此在对阶时,总是使小阶向大阶看齐,即小阶的尾数向右移位(相当于小数点左移),每右移一位,其阶码加1,直到两数的阶码相等为止,右移的位数等于阶差△E。

    3.尾数求和

    对阶完毕后就可对尾数求和。不论是加法运算还是减法运算,都按加法进行操作,其方法与定点加减运算完全一样。

    4.规格化

    当尾数用二进制表示时,浮点规格化的定义是尾数M应满足:

                                       1/2   ≤  |M|<1

    显然对于正数而言,有M = 00.1φφφ;对于负数,其补码形式为11.0φφφ(即-0.0*******,左归)。这样,当进行补码浮点加减运算时,只要对运算结果的符号位和小数点后的第一位进行比较:如果它们不等,即为00.1φφφ或11.1φφφ,就是规格化的数;如果它们相等,即为00.0φφφ或11.0φφφ,就不是规格化的数,在这种情况下需要尾数左移以实现规格化的过程,叫做向左规格化。规则是:尾数左移1位,阶码减1。

    在浮点加减运算时,尾数求和的结果也可以得到01.φφφ或10.φφφ,即两符号位不相等,在这定点加减运算中称为溢出,是不允许的。但在浮点运算中,它表明尾数求和结果的绝对值大于1,向左破坏了规格化。此时将尾数运算结果右移以实现规格化表示,称为向右规格化,即尾数右移1位,阶码加1。

    5.舍入

    在对阶或向右规格化时,尾数要向右移位,这样,被右移的尾数的低位部分会被丢掉,从而造成一定误差,因此要进行舍入处理。

    常用的舍入方法有两种:一种是“0舍1入”法,即如果右移时被丢掉数位的最高位为0则舍去,为1则将尾数的末位加“1”,另一种是“恒置1”,即只要数位被移掉,就在尾数的末位恒置“1”。

    6.溢出处理

    浮点数的溢出是以其阶码溢出表现出来的。在加、减运算过程中要检查是否产生了溢出:若阶码正常,加(减)运算正常结束;若阶码溢出,则要进行相应的处理:若阶码下溢,要置运算结果为浮点形式的机器0;若阶码上溢,则置溢出标志。  

    【例 】 =2010×0.11011011,=2100×(-0.10101100),求

    [解:]

    为了便于直观理解,假设两数均以补码表示,阶码采用双符号位,尾数采用单符号位,则它们的

    浮点表示分别为

    []浮=00 010,  0.11011011

    []浮=00 100,  1.01010100

    <1> 求阶差并对阶

    EEE=[E]补+[-E]补=00 010+11 100=11 110

    即△E为-2,的阶码小,应使M右移两位,E加2,

    []浮=00 100,0.00110110(11)

    其中(11)表示M右移2位后移出的最低两位数。

    <2> 尾数求和

     

    0. 0 0 1 1 0 1 1 0 (11)

     
     

    + 1. 0 1 0 1 0 1 0 0     

     
     

    1. 1 0 0 0 1 0 1 0 (11)

     

    <3>规格化处理

    尾数运算结果的符号位与最高数值位同值,应执行左规处理,结果为1.00010101(10),阶码为 00 011。

    <4>舍入处理

    采用0舍1入法处理,则有


                  1. 0 0 0 1 0 1 0 1
                +          1
              ────────────────
                  1. 0 0 0 1 0 1 1 0

    <5>判溢出

    阶码符号位为00,不溢出,故得最终结果为

               x=2011×(-0.11101010)

    展开全文
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    目录前言乘法器优化乘法器除法器优化除法器浮点加法器(重要⚠)对阶阶段加法阶段规格化阶段舍入阶段浮点加法小结 前言 zsbd Orz 乘法器 普通乘法器模拟竖式乘法的计算过程。 每一行竖式都有如下操作:取 乘数...

    前言

    zsbd Orz

    乘法器

    普通乘法器模拟竖式乘法的计算过程。

    每一行竖式都有如下操作:取 乘数(multiplier) 最低位,和 被乘数(multiplicand) 相乘。

    不断将被乘数左移,乘数右移,每一行的的竖式乘法结果进行累加:

    在这里插入图片描述

    注:
    其思想是二进制拆分,比如计算:

    6 ∗ 5 = 30 6*5=30 65=30

    那么 6 可以被二进制分解为 4 + 2,即

    30 = 4 ∗ 5 + 2 ∗ 5 = 2 2 ∗ 5 + 2 1 ∗ 5 30 = 4*5+2*5=2^2*5+2^1*5 30=45+25=225+215

    所以最终的 结果(product) 可以表示为 被乘数(multiplicand) 的移位的累加和。

    乘法器的硬件结构如下。因为 被乘数(multiplicand) 不断被移位,32 bit 的乘法器需要 64 bit 的 ALU 进行加法运算。

    在这里插入图片描述

    普通乘法器工作流程直接模拟竖式乘法即可:

    1. 判断 multiplier 末位是否为 1
    2. product += multiplicand 或者不操作(对应 1,0)
    3. multiplier 右移
    4. multiplicand 左移
    5. 重复 1 直到 multiplier 移完为止

    该乘法器的工作原理如下:以 3 bit 乘法器 6 x 5 为例:

    在这里插入图片描述
    接上图:
    在这里插入图片描述

    因为 被乘数(multiplicand) 不断右移,其有效位逐渐变多。32 bit 的乘法,需要 64 bit 的存储器来存储被乘数。

    乘数(multiplier) 不断左移,有效位减少,故不需要额外的 bit 进行存储。

    优化乘法器

    普通的 32 bit 乘法器需要 64 bit 的 ALU 和 64 bit 的存储器来存被乘数,这是比较浪费的。优化乘法器利用一些特性,对普通乘法进行优化。

    注意到普通乘法中,有两个移位:

    1. 被乘数(multiplicand)不断右移,每次移位,导致结果(product)有效位多 1 bit
    2. 乘数(multiplier)不断左移,每次移位,有效位少 1 bit

    这意味着两者的有效位 此消彼长 🐸。

    可以通过一个 64 bit 的存储器,同时存储 结果(product)乘数(multiplier),这就是优化乘法器的思路。下面给出优化乘法器的结构:

    在这里插入图片描述
    优化乘法器的工作流程如下:

    1. 判断最低位是否为 1
    2. 累加 / 不做处理(对应 1,0)
    3. 存储器整体右移
    4. 转 1,直到重复 n 次(n bit 的乘法就重复 n 次)

    下面的图表示 3 bit 乘法器 6 x 5 的工作流程:

    在这里插入图片描述
    接上图:
    在这里插入图片描述
    注意每次累加都是累加在存储器的高 32 bit 上(就是存储器的左半边)

    此外,只需要使用一个 32 bit 的 ALU 和一个 64 bit 的存储器(存储 product 和 multiplier),节约资源。

    除法器

    除法和乘法互为逆运算,这里我们不用竖式除法进行模拟。

    回想起二进制拆分的思想, 被除数(dividend) 一定可以被 除数(divisor) 的二进制组合表达,比如:

    d i v i d e n d = 30 d i v i s o r = 5 30 = 2 2 ∗ 5 + 2 1 ∗ 5 \begin{array}{c} dividend=30 \\ divisor=5 \\ 30 =2^2*5+2^1*5 \end{array} dividend=30divisor=530=225+215

    于是我们直接枚举 除数(divisor) 的二进制表达,即:

    2 0 ∗ d i v i s o r 2 1 ∗ d i v i s o r 2 2 ∗ d i v i s o r . . . 2 n ∗ d i v i s o r \begin{array}{c} 2^0*divisor\\ 2^1*divisor\\ 2^2*divisor\\ ... \\ 2^n * divisor \end{array} 20divisor21divisor22divisor...2ndivisor

    注:
    在硬件中通过将 除数(divisor) 置于存储器的左半部分,然后不断右移实现枚举。

    然后判断 被除数(dividend) 是否大于 除数(divisor),如果大于,那么减去除数,同时 商(quotient) 的末位添加 1,一直重复。

    下面给出除法器的硬件结构:

    在这里插入图片描述

    那么除法器工作流程就很清晰了:

    1. 判断当前 被除数(dividend) 是否大于 除数(divisor)
    2. 商末位置 1 / 不操作(对应 1 中 true / false)
    3. 被除数减去除数 / 不操作(对应 1 中 true / false)
    4. 除数右移
    5. 商左移
    6. 转 1,直到重复 n 次(除数是 n bit 的除法就重复 n 次)

    最后被除数剩下的就是余数。


    以 4bit 除以 2 bit 的 11 ÷ 2 为例:

    在这里插入图片描述
    因为 divisor 是 从高 32 bit 逐渐移到低 32 bit,而且 dividend (可以)是 64 bit 的,所以需要 64 bit 的 ALU。

    优化除法器

    优化后的除法器真正地模拟了小学数学的竖式除法。

    通过不断将 被除数(dividend) 的低位补齐,然后反复判断当其是否大于 除数(divisor),来决定商的对应位为 1 或 0。

    以 32 bit 的除法为例,通过一个 64 bit 的存储器,一开始将 被除数(dividend) 存于其低 32 bit,即右边,然后逐渐将这个存储器左移,我们取该存储器的高 32 bit 即可得到 被除数(dividend) 的二进制枚举:

    在这里插入图片描述

    可以看到因为左移产生的无效位(最右边)逐渐增多,我们可以利用这些无效位,我们存储 商(quotient)

    在这里插入图片描述

    那么优化除法器的原理也很清晰了。首先我们将 被除数(dividend) 存于低 32 bit,然后将整个存储器左移一位,然后开始!

    1. 取存储器高 32 bit,记作 x,与 除数(divisor) 比大小
    2. 存储器高 32 bit 减去除数 / 不操作(对应 1 中的 大于 / 小于)
    3. 存储器整体左移
    4. 存储器最低位置 1 / 不操作(对应 1 中的 大于 / 小于)
    5. 转 1,直到循环 32 次,跳出时对半部分(高 32 bit 进行一次右移)

    以 4 bit 的除法 11 ÷ 2 为例(注意这里大家都是 4 bit 了):

    在这里插入图片描述
    接上图:
    在这里插入图片描述

    注意最后一次其实是有左移的。事实上最后 跳出循环之后,要对左半部分用一次右移,抵消最后的左移,以获取正确的余数。

    优点是只用 32 bit 的 ALU 即可。

    注:
    这里交换上文步骤 3,4 的顺序,最后可以免去特殊处理
    但是 mips 这么做肯定有其原因,所以我们还是得蛋疼地记下来
    此外,最吊的一点是,优化后的乘法器除法器,硬件可以用同一套!!!


    只能死记硬背(?)顺序是:减法,左移,最低位置 1

    浮点加法器(重要⚠)

    浮点加法分为如下几个步骤:

    1. 对阶:即将科学计数法的阶数对齐,把小阶调整到大阶
    2. 尾数相加:将调整后的尾数直接相加
    3. 规格化:包括将尾数调整为 1.xxx 的 IEEE 表示,溢出检查等操作
    4. 舍入

    下面是富点加法的四个步骤的例子:
    在这里插入图片描述

    有了思路, 易得 硬件结构:

    在这里插入图片描述

    是的,你可能会说:“O你🐎!这么复杂学个疾疤学?”

    接下来一步一步进行分析。

    对阶阶段

    对阶阶段分几个部分。

    首先从两个输入获取 阶码(exponent) 部分并且进行比较,将比较结果传递给 控制单元(control),如下图:

    在这里插入图片描述

    然后根据控制单元给出的信号(下图黄色箭头),对需要对齐的阶码进行调整(SHift right),随后将阶码传入 ALU,准备进行相加。注意我们根据控制信号,选择红蓝两个输入,如下图:

    在这里插入图片描述

    加法阶段

    该阶段将上一阶段传入的阶码进行相加,同时根据阶码比较的控制信号(下图橙色箭头),选择大的阶码作为结果数的阶码。如下图:

    在这里插入图片描述

    规格化阶段

    因为 IEEE 规则规定,尾数是这么表示的:


    规格化的浮点数,尾数范围在 1.0-2.0 之间,但是尾数相加的结果极有可能不在这个范围内,这时候我们就需要根据尾数,进行阶码的调整。

    首先,我们将 ALU 计算出来的尾数,传入控制单元:
    在这里插入图片描述

    然后控制单元根据我们传入的尾数,计算转换为规格化的尾数,需要移位的位数,并且给出控制信号(下图黄色箭头),控制指数的加减和尾数的移位。如下图:

    在这里插入图片描述

    舍入阶段

    舍入阶段直接被安排为一个 “Rounding Hardware” 模块了,好耶!

    值得注意的是,舍入之后的结果,会和原本的规格化后的阶码,一起传入控制单元,以此判断舍入之后是否需要重新规格化。如下图:

    在这里插入图片描述

    控制单元判断是否需要再次对舍入之后的结果进行规格化,同时给出控制信号(如下图黄色箭头),再次规格化舍入后的结果。如下图:

    在这里插入图片描述

    浮点加法小结

    牢记五步走:

    1. 对阶
    2. 加法
    3. 规格化
    4. 舍入
    5. 再次规格化

    hhh 说是 4 步,其实最后规格化了两次。

    emmmm 我猜你肯定会想:“舍入后规格化,再舍入。好似是一个递归操作,如果死循环不就寄了?”。处理器的设计者这么厉害,我们想得到他会想不到?总之硬件肯定有办法判断这种情况的


    好吧不说批话了。。。这可能是全网最详细的浮点加法解析了。。。如果你看书,那么,唔。。。书上更加简单 Orz 这里贴一个书上的原文:

    在这里插入图片描述

    展开全文
  • Verilog浮点加法器设计

    千次阅读 2011-12-19 23:13:00
    计算机组成原理的大作业,用Verilog HDL设计的一个带四舍五入功能的浮点加法器,使用比较容易入门的行为级建模。呈上以便后人。。。拖到最后两天天才写,比较仓促,会有一些bug。项目地址:...

    计算机组成原理的大作业,用Verilog HDL设计的一个带四舍五入功能的浮点加法器,使用比较容易入门的行为级建模。呈上以便后人。。。

    拖到最后两天天才写,比较仓促,会有一些bug。

    项目地址:https://github.com/Candyroot/Floating-Point-Addition

    代码依照GNU GENERAL PUBLIC LICENSE发布。

    一.    设计思路

    使用Verilog HDL的行为级建模方式,根据浮点加法器组成的参考设计图来进行设计。符合IEEE754短实数浮点数格式标准。

    程序共分为14个模块,模块名及各自的功能分别为:

    1. Mux_1:选通器1。根据Control信号选择,使其中较大的阶码输出。
    2. Mux_2:选通器2。根据Control信号选择,使阶码较小的数输出。
    3. Mux_3:选通器3。根据Control信号选择,使阶码较大的数输出。
    4. Small_Alu:阶码运算器。计算出两个浮点数阶码之差的绝对值。将结果送到Control。
    5. Shift_Right:右移模块。根据Control送来的移位位数,对阶码较小数的尾数向右移位。
    6. Big_Alu:浮点加法运算模块。将Shift_Right与Mux_3送来的数进行相加,最后保留两位以供四舍五入,并且增加符号位,溢出位。
    7. Mux_5:选通器5。根据Control信号,对Mux_1与Rounding信号进行选通。
    8. Mux_4:选通器4。根据Control信号,对Big_Alu结果与Rounding结果进行选通。
    9. Incre_Decre:阶码增减模块。根据Control信号,对阶码进行调整,以符合IEEE754标准。
    10. Shift_Left_Right:尾数移位模块。根据Control信号,对尾数进行移位调整,以符合IEEE754标准。
    11. Rounding:四舍五入模块。根据Control信号,对尾数进行四舍五入,并返回四舍五入结果以验证是否计算正确。最后对符号位、阶码、尾数进行组装,输出符合IEEE754标准的计算结果。
    12. Control:控制模块。对整个计算流程进行分析控制。给出选通器的使能信号,根据Small_Alu结果来判断左移右移并送出移位位数,根据Big_Alu结果来对阶码进行移位,根据四舍五入结果来进行阶码调整。

    设计图:

    二.    测试用例及仿真

    1.两负数相加,带尾数右移,阶码增加。

    X=32'b1001_1110_1100_0000_0000_0000_0001_1101
    Y=32'b1001_1111_1111_1111_1111_1111_1111_0101
    Result = 1010_0000_0001_0111_1111_1111_1111_1110
     
    2. 两正数相加,由于阶码相差63,所以小数可以忽略,结果与输入大数相等。
    x=32'b0001_0000_1010_0000_0010_0000_0001_1101
    y=32'b0001_1111_1111_1111_1111_1111_1111_0101
    Result=0001_1111_1111_1111_1111_1111_1111_0101

     

     

    3. 一个正数,一个负数,尾数相减,符号位为负
    x=32'b0001_1110_1010_0010_0010_1000_0001_1101
    y=32'b1001_1111_1111_1111_1111_1111_1111_0101
    Result=1001_1111_1101_0111_0111_0101_1110_1101
     
    4. 一个负数,一个正数,尾数相减,符号位为正
    x=32'b1001_1110_1110_0010_0010_1000_0001_1101;
    y=32'b0001_1111_1111_1111_1111_1111_1111_0101;
    Result=0001_1111_1100_0111_0111_0101_1110_1101;

     

    5. 两个正数,带阶码增加,四舍五入
    x=32'b0001_1110_1110_0010_0010_1000_0001_1111
    y=32'b0001_1111_1111_1111_1111_1111_1111_0000
    Result=0010_0000_0001_1100_0100_0100_1111_1100
     
    6. 一正一负,尾数向左移位,指数减小。
    x=32'b0001_1111_1111_1111_1111_1111_1111_1111
    y=32'b1001_1111_1111_1111_1111_1111_1111_0000
    Result=0001_0101_1111_0000_0000_0000_0000_0000

     

    文章来源:UnixOSS.com

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  • 32位浮点加法器 verilog

    2012-10-29 13:42:05
    32位浮点加法器 verilog代码 无仿真 可用 很好用 欢迎使用
  • 输入规格化双精度浮点数,计算加法结果,规格化可视输出 (1)理解双精度浮点数格式; (2)构造加法电路; (3)数据由FPGA片外按键串行输入,输出结果规格化; (4)不得采用现成IP; (5)流水长度不做约束,越少...
  • c语言浮点数高精度加法计算
  • 浮点加法、减法, 乘法、除法运算

    万次阅读 多人点赞 2014-02-08 11:08:10
    浮点加法、减法运算  1.运算步骤  假设浮点数的阶码和尾数均用补码表示,在浮点加减运算时,为便于浮点数尾数的规格化处理和浮点数的溢出判断,阶码和尾数均采用双符号位表示。  ①对阶,小阶向大阶对齐  两个...
  • cpu中的运算单元包括:存储执行,...下浮点加法运算的过程(浮点运算单元最难的三个模块就是浮点加法,浮点乘法,除法运算)。  首先国内外现在用的浮点的格式全部都是IEEE754标准,单精度32位,双精度64位,真...
  • 浮点数加法器设计

    千次阅读 2021-07-15 15:33:24
    根据浮点数的运算规则和IEEE754标准,实现浮点数的加法运算器。 要求: 浮点数格式:符号位1位,阶码8位,尾数23位 要求该实验能完整的体现浮点数的运算的五个步骤:对阶、尾数求和、规格化、舍入(要求使用对偶舍...
  • 单精度浮点数加法器电路设计

    千次阅读 2022-01-17 11:03:26
    用VerilogHDL语言设计一个符合IEEE754标准的32位单精度浮点加法器。
  • 现在正式的采用system verilog来设计一个加法器 设计要求 设计一个32位浮点数加法器,可以实现串行输入的两个标准化的32位浮点数的相加并得到标准化的结果。此外该加法器能处理“特殊”数字:零、正无穷、负无穷和...
  • 笔者这些天在研究如何用FPGA实现浮点的乘累计运算,关于浮点的乘法可以调用现成的IP核,而浮点的加法虽然有现成的IP核,但是输出时钟延迟...无奈之下笔者选择了自己编写单精度浮点加法器逻辑,终于成功的解决了上述...
  • mips整数运算模拟IEEE754浮点数运算的加减乘除
  • import gfun from './utils/gfun' //引入gfun工具方法 Vue.prototype.gfun = gfun //挂载实例属性,这样挂载后就可以在页面中使用:this.gfun.方法名(...形参);来调用了。

空空如也

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浮点加法

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