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  • 组合逻辑电路设计

    2013-01-19 15:33:25
    数字电路中的组合逻辑电路设计,和一些方法的解说
  • 组合逻辑电路设计.zip

    2021-01-25 17:23:21
    数电实验组合逻辑电路设计仿真程序 multisim程序,已调试,可直接使用
  • 2.4 组合逻辑电路的分析 分析组合电路的基本步骤是: ①阅读组合逻辑电路图列写逻辑表达式(必要时化简) ②列出真值表 ③由真值表确定逻辑电路的逻辑功能 ④对组合逻辑电路图进行评价和改进 一定要熟悉逻辑代数的...

    教材:数字设计基础与应用 第二版 邓元庆 关宇 贾鹏 石会 编著 清华大学出版社
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    2.4 组合逻辑电路的分析

    分析组合电路的基本步骤是:
    ①阅读组合逻辑电路图列写逻辑表达式(必要时化简)
    ②列出真值表
    ③由真值表确定逻辑电路的逻辑功能
    ④对组合逻辑电路图进行评价和改进
    一定要熟悉逻辑代数的基本定律,以便在列写逻辑表达式后快速而准确地化简。
    例2.1的化简过程:

    化简之前的表达式通过阅读电路图得出。图较为复杂时,可按下图的方法,在逻辑门的输入端标记变量,以正确读图。然后结合化简后的逻辑表达式得到真值表。注意该电路图的逻辑门是与非门,不要认错。

    该电路的逻辑功能是:少数服从多数的三人表决电路。

    附加例:试分析下图所示逻辑电路。

    解:① 写出逻辑表达式

    ② 列出真值表

    ③ 电路的性质是:将自然二进制码转换为Gray码的代码转换电路。

    2.5 组合逻辑电路的设计

    1、组合逻辑电路设计是根据功能要求设计相应的逻辑电路。设计的基本要求是功能正确且电路简化。

    2、组合逻辑电路的设计步骤一般是:
    ⑴ 由功能要求,确定输入、输出变量,列出相应的真值表及最小项表达式等。
    ⑵ 由设计要求,采用适当的化简及转化方法求出与所要求的逻辑门相适应的输出函数的最简表达式。
    ⑶ 画出与最简表达式相对应的逻辑电路图。
    ⑷ 仿真调试改进。
    在实际的设计过程中,还需要综合多个方面考虑:“最小化电路”的要求(逻辑器件数目最少,器件种类最少,且器件之间得连线最简单);速度要求(级数尽量少,减少延迟);功耗小;工作稳定可靠;成本不能过高;设计周期不能太长。
    列出最小项表达式后,运用逻辑代数的运算定律和卡诺图化简表达式。用与非门实现时,在卡诺图上圈1化简;用或非门,或者与或非门实现时,则圈0化简。

    2.7 组合逻辑电路中的险象

    1、逻辑门的传输时延、以及多个输入信号变化时刻不同步可能引起短暂的输出差错,这种现象称为逻辑电路的冒险现象(hazard),简称险象。电路中出现的短暂错误称为毛刺(glitch)。险象的持续时间虽短,但是其危害不容忽视。输出信号中的险象可以在关键领域与任务中造成不可挽回的严重后果。

    2、险象分为逻辑险象和函数险象(功能险象)两类。
    (1)逻辑险象:由于不同逻辑门的传输时延引起短暂的输出差错,称为逻辑险象。
    (2)功能险象(函数险象):由多个输入信号发生变化不同步引起的险象,称为功能险象。
    险象又可分为静态险象和动态险象。
    (1)静态险象:输入信号变化时,输入信号的变化只引起输出一个毛刺,这种险象称为静态险象。
    (2)动态险象:输入信号的变化引起多个毛刺,这种险象称为动态险象。
    根据静态险象毛刺的不同极性,险象分为0型险象和1型险象:
    (1)0型险象:若输出稳态值为1,输出信号中的毛刺为负向尖脉冲的险象称为0型险象,通常出现在与或、与非、与或非型电路中。
    (2)1型险象:若输出的稳态值为0,输出信号中的毛刺为正向尖脉冲的险象称为1型险象,通常出现在或与、或非型电路中。

    3、静态逻辑现象可以用两种方法来识别:代数识别法和卡诺图识别法。
    对于一个逻辑表达式,如果给定其它变量的值,就能够把表达式化简成F = A + A或F = A·A的形式,就说明分别存在0型险象和1型险象。


    以c和d为例,A经过G1后会变成A’,然后与通往G2的A合并为最终的函数值L。如果不存在延时,那么L始终都应该输出1。但是,实际的电路中或多或少都总存在一些延时。如果G1到G2的信号比A直接到G2的信号慢,当A变成0后,由于另一个输入还没来得及变成1,于是G2被输入2个0,经过与运算后依然是0。因此在最终输出的信号中,电平会在G2接收到从G1到G2的1信号之前短暂变为0,而不是始终输出1。而如果A是从0变成1,G1到G2的信号虽然没有立刻由于经过非运算而变成0,但是G2仍然接收到2个1,因此输出结果仍然是1不变。
    在逻辑函数的卡诺图中,如果有两个圈的交集处的线段直接相连的元素没有被另一个圈覆盖,那么对应的逻辑函数存在险象。

    比如a图中,101和111两格夹着的线段是两个圈相切的部分,但是这两个格的1都没有被其它圈覆盖,那么这个函数存在险象。
    两个以上的输入变量同时变化引起的动态险象(功能冒险)难以用代数识别法和卡诺图识别法进行判断。因而发现功能冒险现象最有效的方法是实验。利用示波器或数字信号分析仪仔细观察在输入信号各种变化情况下的输出信号,发现毛刺后分析原因并加以消除,这是经常采用的办法。

    4、险象的消除方法有:
    1.修改逻辑设计
    这是消除险象的根本方法。对于简单的逻辑险象,这是一种可行的方法。但对于复杂的逻辑险象电路和其它类型的险象,采用修改逻辑设计的方法消除险象十分困难。但这并不代表复杂的逻辑电路不能通过此方法消除险象。对于在重要的场合应用的逻辑电路,在电路设计上根绝险象虽然昂贵,但也许是不得不做的。
    可以通过在卡诺图上增加冗余项,把两个圈相切的线段直接连着的元素用额外的一个圈覆盖,就可以消除该处的险象。冗余项是简化函数时应舍弃的多余项,但为了电路工作可靠又需加上它。可见,最简化设计不一定都是最佳的。


    2.选通法(或加封锁脉冲)
    避开险象发生的时刻,等输出稳定后再读取其值。险象都是在输入变化后的很短时间内发生,且持续时间一般很短。所以等输出稳定后再读取输出,也可以避免险象造成危害。如图示电路中,尽管可能有冒险发生,但是输出端却不会反映出来,因为当险象发生时,选通信号的低电平将输出门封锁了。该方法简单易行,但令选通信号的作用时间和极性等合适并不总是很方便。目前,几乎所有的芯片都预留有专门的端口,只有这个端口给出相应的信号,输出才会被读取。

    3.滤波法
    采用额外的滤波电路消除输出信号中的毛刺。险象造成的毛刺持续时间短,属于高频信号,与正常信号的频率相差较大,可以用低通滤波器直接予以清除。在输出端并接一个很小的滤波电容,可对于很窄的负跳变脉冲起到平波的作用,通常足以将其幅度削弱到门电路的阈值电压以下。滤波电容增加了输出电压波形的上升时间和下降时间,使波形变坏,通常滤波电容消除险象不是一个好办法。此方法仅适用于频率较低的电路中,或电路调试的时候。














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  • 组合逻辑电路设计实例,主要是课程资源,希望对于学习这些的同学们有用处。
  • 在数字电路中,重要的莫过于组合逻辑电路设计,本资源详细的描述了组合逻辑电路中的一些问题。
  • 8、组合逻辑电路设计描述及优化

    千次阅读 2019-11-10 15:23:32
    组合逻辑电路设计描述及优化 目录 组合逻辑电路设计描述及优化 8.1、组合逻辑电路的描述方法 8.2、组合逻辑电路描述的常见问题 (1)敏感表不全 (2)组合逻辑描述中引入锁存器 (3)产生组合电路反馈 (4...

    组合逻辑电路设计描述及优化

    目录

    组合逻辑电路设计描述及优化

        8.1、组合逻辑电路的描述方法

        8.2、组合逻辑电路描述的常见问题

    (1)敏感表不全

    (2)组合逻辑描述中引入锁存器

    (3)产生组合电路反馈

    (4)无意识产生的线或逻辑

        8.3、常见的组合逻辑电路描述

    (1)Multiplexers

    (2)Encoder / priority encoder / Decoder

    (3)Comparator

    (4)ALU / Logic / arithmetic operations

        8.4、组合逻辑电路的优化

    (1)模块复用和资源共享

    (2)逻辑复制

    (3)香农扩展运算

    (4)流水线时序优化技术


        8.1、组合逻辑电路的描述方法

           组合逻辑电路的特点:任何时刻的输出仅与该时刻电路的输入有关,电路中不含反馈、记忆单元,仅仅通过若干门电路按照不同方式连接起来实现所需的逻辑功能。

    组合逻辑框图

          

    在Verilog的RTL级描述中常使用下面几种方式进行组合逻辑描述:

    • 数据流描述:使用连续赋值语句assign描述;
    • 过程语句:使用always语句;
    • 函数

           在多数情况下,assign和always这两种组合逻辑描述方法可互换,但也有不同:

    • Assign只能对线网型变量赋值,描述对应的综合逻辑便于观察,易于理解;
    • Always只能对reg型变量赋值,描述对应的综合逻辑不是很直观,除了描述组合逻辑,还可以描述时序逻辑。

     

    使用always描述组合逻辑时要遵守以下规则:

    • always中采用基于电平敏感事件的时序控制,敏感列表中使用电平信号:always@(a or b or in)
    • 敏感列表中信号必须完整,或使用*代表所有敏感 列表信号: always@*always@(*);
    • always语句内被赋值的变量必须定义为寄存器 (reg)型变量,过程赋值使用阻塞赋值(=)

           因此,描述简单的组合逻辑选择assign。

        8.2、组合逻辑电路描述的常见问题

    (1)敏感表不全

           描述组合逻辑的always块的信号敏感表不完整:可能会使综合前仿真时无法触发未列出的敏感信号相关的仿真过程,使得综合前后的仿真结果不一致。

    e.g.:input a,b;

           reg c;

           always@(a)

                  c=a | | b;

    避免办法:①always@(a or b)或者always@(*) ②观察综合工具警告、报错信息

    (2)组合逻辑描述中引入锁存器

           组合逻辑描述中使用了一个reg,则:如果reg值随相关语句块的任何一个输入的变化而变化,则在综合时不会产生硬件寄存器;如果reg值不总是随相关语句块的输入变化而变化,则综合时会产生一个锁存器latch。

           Latch是一种由电平触发的存储单元,是时序逻辑电路,主要用来保持或存储一段时间不改变的数据。

           引入了latch的组合逻辑描述情况:

    ①在条件(if)语句不完整,且信号在条件语句前未赋初值;

    ②分支语句(case,casex等)中,分支语句不完整或分支语句中对信号赋值说明不完整,且信号在分支语句前没有初始赋值。

    (3)产生组合电路反馈

           组合反馈环路是一种高风险的设计:①组合反馈环路的逻辑功能完全依赖于其反馈环路上组合逻辑的门延迟和布线延时等,如果这些延时有任何变化,其整体逻辑功能将改变;②组合反馈电路是数字同步逻辑设计的大忌,最容易因振荡、毛刺、时序违规等问题引起整个系统的不稳定和不可靠;③会造成后端精确静态时延分析难以实现。

           避免组合电路反馈:任何反馈都应包含时序逻辑的寄存器;②检查综合工具报告的warning信息,发现有combinational loops后立即进行相应修改。

    (4)无意识产生的线或逻辑

           设计原则:每个变量只能在一个过程块中或一条assign语句中被赋值;否则定义的线或逻辑不能被综合(工具会报出警告,告知某变量被多个block驱动,因为大多数CMOS逻辑库不允许出现线或逻辑)。

    (5)HDl描述所对应的硬件结构不合理

           同样实现代价,性能较高,或同样的性能,较低的硬件代价。E.g.:

    Y1 = A1+B1+C1 +D1;

    Y2 = (A2+B2)+(C2 +D2);

    实现的两种不同的电路效果

     

        8.3、常见的组合逻辑电路描述

    (1)Multiplexers

           多路选择器是一个多输入、单输出的组合逻辑电路。它根据选择信号译码,从多个输入数据流中选取一个,送至到输出端。

           Multiplexers的典型Verilog描述语句:①assign语句及条件操作符;②always结构:if…else及其嵌套语句;case多分分支语句。

           关于多路选择器,个人体会:①二选一开关使用assign或if…else;②三/四选择开关可使用if…else、case/casez结构描述;③多选一开关建议使用case/casez结构描述;不使用if…else,因为if…else及其嵌套结构复杂、且易出错;而且在基于周期的仿真器中,case语句结构的仿真速度要比if…else语句块;④多选一超过8输入时,尽量拆分成多个小选择开关。

    (2)Encoder / priority encoder / Decoder

           编码/译码电路,是将一组形式的二进制数据转化为另一种形式的二进制数据:编码器常用于将多位输入数据流编码成更短的码流,使得编码器的输出端口减少;译码器将先前编码过的数据解码,是编码器的逆过程,N位的输入最多可译码出2的n次方中编码的信息。

           描述编码/译码电路的语句:assign、always结构(if…else及其嵌套结构、case/casex/casez描述结构、for循环结构)

           个人体会:对于可综合的设计描述,一般情况下,使用case语句可读性好,不易出错,比使用if条件语句的编码风格好。使用for循环结构的行为级母爱书常应用于模拟验证(for循环结构的综合是通过展开循环来实现的,使用不当有可能造成编译时间很长,综合结果差,因此要慎用)。

    (3)Comparator

           比较操作一般作为某些操作的选择天剑,分算术比较和逻辑比较两大类。两个数值对象可使用算术比较操作符进行比较,两类操作符见下表:

     

    操作

    Verilog操作符

    算术比较

    ==

    !=

    <

    <=

    >

    >=

    逻辑比较

    !

    &&

    ||

    注意:

    ①两个以上的比较对象不能用一个条件比较表达式,而要用到逻辑操作符;

    ②比较器具有1位的逻辑值,常用于各类表达式和条件表达式中:连续赋值assign的赋值表达式 assign flag=(a>=b);条件语句if…else的条件表达式;

    ③比较器的逻辑级数:对于算术比较器,随着比较位数的增加,其Verilog代码综合后的硬件开销会越来越大。E.g.两个N位二进制数的比较操作:

        == (!=) 操作,逻辑级数为:é logmN ù+1

        >(>=)、<(<=) 操作,逻辑级数为:2×é logmN ù

    (4)ALU / Logic / arithmetic operations

           AlU是CPU的核心功能部分,负责操作数的算术和逻辑运算。

    要求:①将算术运算、逻辑运算、移位操作分开;②利用case、casex、casez描述形式描述ALU的相关操作;③严格控制各个分支的操作条件、避免任意扩大条件范围。最好做到操作条件的最小化,且能充分描述不同的行为。

     

        8.4、组合逻辑电路的优化

    (1)模块复用和资源共享

           从功能模块编码这个微观角度考虑节约面积,减少硬件实现代价。多个童磊功能单元在互斥条件下分时复用一个硬件电路单元。特点是节约了面积,减少了功耗,但有时可能会损失一些性能。

    e.g.补码平方器

    (2)逻辑复制

           通过增加面积而改善时序条件的优化手段(空间换时间);一个最常见的场合是调整信号的扇出:以逻辑复制改善扇出,优化路径延时。

           如果某逻辑的数据通路中存在关键路径,可采取完整的逻辑复制的方法优化时序(将该路径完整复制一份,选择器放在最后)。

    (3)香农扩展运算

           香农扩展也是一种复制逻辑,以面积换取性能的时序优化手段,其扩展运算公式为:Fa,b,c=aF1,b,c+aF(0,b,c)

           香农扩展通过逻辑复制、增加MUX(多路选择器)来缩短某个优先级高但组合路径长的信号的路径延时(信号a),从而提高该关键路径的工作频率,以增加面积换取电路时序性能的优化。

           在实际的电路设计中,流水站内的功能都是组合逻辑完成的:有些信号的路径比较长(信号本身来得比较晚),从而造成时序电路的建立时间不够,直接降低了电路的工作频率,这种信号路径被称为关键路径。

           关键路径信号一般要提取出来,以构造优化的描述,降低其延时;设计时如果知道存在的关键路径信号,则使该信号离输出更近一些,可以降低基于该信号的关键路径延时。

    (4)流水线时序优化技术

           把规模较大,层次较多的组合逻辑分为几个级,在每一级插入寄存器组并暂存中间数据,上一级的输出是下一级的输入,即用寄存器合理分隔较长的组合逻辑路径。(当使用其他优化方法无法达到系统对工作频率的要求时,往往会采用流水线时序优化技术。)

           各级之中最长的组合路径时间延迟决定系统的时钟频率。

           流水线优化技术可以改善电路性能(缩短关键路径延时)提高主频,提高吞吐率,但是由于寄存器的延迟,增大了电路操作的首次延迟,也会增大一定的面积。

    e.g.16位加法器划分为两级8位加法器

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  • 组合逻辑电路设计:74HC148组合电路.ms10
  • 关于组合逻辑电路设计与实现与应用,尤其是数电的部分
  • VHDL组合逻辑电路设计PPT教程,对初学者很有帮助!!
  • coms电路中与非门以及复杂组合逻辑电路设计
  • “用可编程逻辑器件FPGA实现组合逻辑电路设计”实验报告 一.实验目的 1.掌握中规模数字集成器件的逻辑功能及使用方法 2.熟悉组合逻辑电路的设计方法 3.了解数字可编程器件的应用设计 4.学会QUARTUS软件的基本...

    “数电”实验报告

    3 

    2018 年 0606 

    “用可编程逻辑器件FPGA实现组合逻辑电路设计”实验报告

    一. 实验目的

    1.掌握中规模数字集成器件的逻辑功能及使用方法

    2.熟悉组合逻辑电路的设计方法

    3.了解数字可编程器件的应用设计

    4.学会QUARTUS软件的基本使用方法

    二. 实验器材

    软件:QUARTUSII

    硬件:DE-2实验板,PC机

    三. 实验任务及要求

    1.     设计一个两组四位二进制数的加减运算显示电路。要求:一个控制加减运算的功能按键;两数相加的绝对值不大于15;用两个七段数码管显示算术运算结果(0~15);当运算结果为负数时,红色发光二极管亮。

        在QUARTUSII中进行:

    (1)电路设计(画出原理图或写出HDL程序)

    (2)功能仿真(波形截图)

    (3)时序仿真(波形截图)

    2.下载DE-2板验证设计结果。

    四. 实验原理

    1.获取加减法运算后的补码:首先利用4位并行加法器74283芯片进行加减法运算(M控制加减法,结果为负数时CO和M的异或输出为1,接二极管亮),设输入两个四位二进制数为A4A3A2A1和B4B3B2B1,运算结果为S4S3S2S1,控制信号为M。

        当M=0时,S=A+B,可以直接利用4位并行加法器74LS283就可实现;M=1时,S=A-B,需要将-B转换成补码再和A相加,由于补码是按位取反加1得到的,因此M=1时,S=A+(-B)=A+(-B的反码)+1。

        综合考虑M=0和M=1的情况,可以得出,74LS283的输入端A4A3A2A1就直接接输入A4A3A2A1信号;B4B3B2B1当M=0时等于B4B3B2B1,当M=1时,等于B4B3B2B1的反码;CI端当M=0时,接0,当M=1时接1,即74LS283的输入端B4B3B2B1应接输入信号B4B3B2B1和M的异或,CI应接M。

     

    2. 将1中的输出补码转换为原码:利用另外一个74283芯片将运算得到的补码输出转换为原码。

     

    3.判断2中的输出原码是否大于9:设2中输出的原码为S4S3S2S1,进位为CO。
    A.当S4S3S2S1≤(1001)2(即十进制数的9)时的和为S4S3S2S1,则由提干可知,这两数相加的最后结果为S4S3S2S1和CO。

    B.当S4S3S2S1>(1001)2时,必须加6(0110)进行修正,此时CO有进位输出的情况有这样几种:
    ①当S4S3S2S1大于等于(16)10时,CO会产生进位输出,此时CO=1。
    ②当S4S3S2S1在(10)10~(15)10情况下,对8421码的加法应该有进位。因(10)10~(15)10对应二进制数S4S3S2S1为1010~11111,所以只要出现S3S2=1或S3S1=1,就应该产生进位,而此时CO=0。

     

        综上所述,可以得到如图1所示的电路图

     

    4.可编程逻辑器件的设计方法

    1)      进行逻辑抽象。首先要把需要实现的逻辑功能表示为逻辑函数的形式——逻辑方程、真值表、状态转换表(图)。

    2)      选定可编程逻辑器件(PLD)的类型和型号。选择时应考虑到是否需要擦除重写;是否要求能在系统编程;是组合逻辑电路还是时序逻辑电路;电路的规模和特点;对工作速度、功耗的要求;是否需要加密等。

    3)      选定开发系统。选定的开发系统必须能支持选定器件的开发工作。

    4)      以开发系统软件能接受的逻辑功能描述方式(例如逻辑图、硬件描述语言、波形图等)编写计算机输入文件。

    5)      上机运行。将源程序输入计算机,运行相应的编译程序或汇编程序,产生JEDEC下载文件和其他程序说明文件。进行仿真分析,检查设计结果是否符合要求,并做必要的修改。

    6)      下载。将JEDEC文件由计算机送给编程器,再由编程器将编程数据写入PLD中。

    7)      测试。将写好数据的PLD从编程器上取下,用试验方法测试它的逻辑功能,检查它是否达到了设计要求。

     

    5.实验器件(74LS283)

    A.74LS283的引脚图

    B.74LS283引脚功能

    A1–A4为运算输入端

    B1–B4为运算输入端

    C0为进位输入端

    Σ1–Σ4为和输出端

    C4为进位输出端

     

    C.74LS283功能表

     

    五. 实验电路

    图1-1 加减运算显示电路仿真电路图

    图1-2 加减运算显示电路仿真结果图(加法)

    备注:此时按键M置0,进行的是加法运算:(0101)2+(1000)2=(13)10 ,注意七段数码管下面是十位,上面是个位。

    图1-3 加减运算显示电路仿真结果图(减法)

    备注:此时按键M置1,进行的是减法运算:(0101)2+(1000)2=(-3)10 ,说明输出是负数,也可以从图中的LED1发出红光得出结论。

    图2-1 加减运算显示电路仿真电路图

    图3-1 加减运算显示电路功能仿真结果图(8+5和8-5)

    备注:给控制端M加如下信号:前半周期M置0,进行的是加法运算;后半周期M置1,进行的是减法运算。因此,在图3-1中,前半周期是8+5的仿真结果,后半周期是8-5的仿真结果。

    图3-2 加减运算显示电路时序仿真电路图(8+5和8-5)

    备注:使用时序仿真产生了8.217ns的时延

    图4-1 加减运算显示电路功能仿真结果图(7-10)

    备注:给控制端M加如下信号:整个周期M置1,进行的是减法运算。因此,在图4-1是7-10的仿真结果,结果为负数,红灯亮。

    图4-2 加减运算显示电路时序仿真电路图(7-10)

    备注:使用时序仿真产生了6.983ns的时延

    六. 实验总结

    1.实验故障及解决方法 

    A.电脑无法连接DE-2开发板:可能是数据线的问题。 

    B.DE-2开发板无法使用:更换DE-2开发板。 

    C.输出结果不对:仔细检查并修改电路设计,必要时寻求同学或老师的帮助。

    2.实验体会 

    完成实验的重点是理解实验内容要求,并通过对quartus ii 的学习,根据自己思路自行设计或者和同学共同设计电路原理图。

    七. 思考题

    1.     当运算结果大于15时,显示译码电路如何设计?

    当运算结果大于15时,使显示译码器7447的灭灯输入端BI为0,使共阳极7段数码管熄灭。

    2.     如何实现两个一位十进制数的加减运算电路?

    将十进制转化为四位二进制就可以用上述电路原理图进行加减法运算。

     

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  • 如题。数字电子技术课程组合逻辑电路设计实验中完成作业所需的模版。
  • 数电实验 实验1 组合逻辑电路设计一 简单介绍了器件的基本用法
  • VHDL组合逻辑电路设计

    2016-01-09 22:31:31
    重点介绍利用VHDL语言设计基本组合逻辑模块的方法。
  • 组合逻辑电路设计入门 ——Verilog HDL语言三人表决电路多路选择器 三人表决电路 module JG3(ABC,X,Y); //input Port(s) input [2:0] ABC; //output Port(s) output X, Y; reg X, Y; //Additional Module Item...

    组合逻辑电路设计入门 ——Verilog HDL语言

    三人表决电路

    module JG3(ABC,X,Y);
    	//input Port(s)
    	input [2:0] ABC;
    	//output Port(s)
    	output X, Y;
    	reg X, Y;
    	//Additional Module Item(s)
    	always@(ABC)
        // 请在下面添加代码,实现满足三人表决器真值表;
            /********** Begin *********/
    case(ABC)
    3'b000:{X,Y} = 2'b01;
    3'b001:{X,Y} = 2'b00;
    3'b010:{X,Y} = 2'b00;
    3'b011:{X,Y} = 2'b00;
    3'b100:{X,Y} = 2'b00;
    3'b101:{X,Y} = 2'b10;
    3'b110:{X,Y} = 2'b10;
    3'b111:{X,Y} = 2'b10;
    endcase
            /********** End *********/
    	
    endmodule
    

    多路选择器

    module mux21(a,b,s,y);
    	input a,b,s;
    	output y;
    	reg y;
    	always @(a,b,s)
        // 请在下面添加代码,实现当选择信号S为0时选中a,为1时选中b;
            /********** Begin *********/
            begin
    if(s == 1'b0) y = a;
    if(s == 1'b1) y = b;
            /********** End *********/
    	end
    endmodule
    
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    2010-12-15 13:45:44
    学校内部的计算机逻辑课程的课件(黄正瑾教授亲自做的),内容新颖,还有部分习题讲解。对应教材采用黄正瑾编著的《计算机逻辑设计》一书。
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    千次阅读 2007-04-23 08:53:00
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