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  • jesd204b协议.pdf

    2020-02-11 00:04:37
    jesd204bjesd204bjesd204bjesd204bjesd204bjesd204bjesd204bjesd204b
  • JESD204B标准规范中协议层章节的中文翻译版及其术语介绍
  • JESD204B协议规范和中文对照版,详细解释JESD204B协议内容和应用开发
  • JESD204B协议规范

    2019-03-11 13:42:01
    JESD204B协议规范和中文对照版,详细解释JESD204B协议内容和应用开发
  • JESD204B英文原版协议标准,主要应用于高速数据采集,软件无线电等多领域。
  • 非常好的JESD204B协议层章节的中文版,详细介绍了JESD 204B的协议。对于想了解JESD协议及其应用的人有非常大的帮助。
  • jesd204b协议

    2014-10-21 00:53:30
    This specification describes a serialized interface between data converters and logic devices. It contains normative information to enable designers to implement devices that communicate with other ...
  • 本文详细阐述了JESD204B协议中的各时钟关系,并对具体参数进行了解释,并列举了DAC AD9144的案例应用
  • 在使用最新模数转换器(ADC)和数模转换器(DAC)设计系统时,我已知道了很多有关JESD204B接口标准的信息,这些器件使用该协议与FPGA通信。有一个没有深入讨论的主题就是解决ADC至FPGA 和FPGA 至DAC链路问题的协议...
  • JESD204B协议

    2018-11-30 13:54:55
    JESD204B通信协议,高速并串转换协议,JESD204B协议
  • JESD 204B 协议规范

    热门讨论 2014-10-24 21:02:30
    JESD204接口可提供这种高效率,较之CMOS和LVDS接口产品在速度、尺寸和成本上更有优势。采用JESD204的设计具有更高的接口速率,能支持转换器的更高采样速率。此外,引脚数量的减少使得封装尺寸更小且布线数量更少,...
  • JESD204B 协议规范

    2018-12-07 10:37:34
    JESD204B 协议规范,FPAG使用 简单实用,便宜,正版资料
  • 本模块是基于JESD204B协议的串行接收模块的代码,软件环境为vivadio,可以直接仿真
  • 本文档是作者通过阅读JESD204B官方协议说明书后,总结的详细的中文笔记,共计35页Word文档。 该笔记有助于初学者快速了解和掌握JESD204B协议,加快开发速度。
  • 比较详细的JESD204B应用指导,以及可能遇到的问题解决办法,包括消除影响JESD204B链路传输的因素,抓住JESD204B接口功能的关键问题,使用JESD204B同步多个ADC等等
  • JESD204B.1标准规范完整版,此为英文版本,并带有目录。
  • 本文基于经典状态机结构对JESD204B协议中自同步加扰及解扰电路进行设计实现,文章阐述了协议中自同步扰码的原理细节,提出了一种加扰与解扰状态电路的设计方案,最终对该方案进行实现、仿真与综合。仿真与综合结果...
  • JESD204B协议基础知识

    千次阅读 多人点赞 2020-06-02 17:03:06
    1.JESD204B优势 JESD204是基于SERDES的串行接口标准,主要用于数模转换器和逻辑器件之间的数据传输,最早版本的是JESD204A,现在是JESD204B subclass0,subclass1,subclass2。区别主要在于对齐同步和链路间固定时差...

     

    目录

     

    1.JESD204B优势

    2. 关键变量

    3.IP核应用

    4.同步

    4.1 代码组同步 

    4.2 初始化多帧序列

    4.3 数据传输


    1.JESD204B优势

        JESD204是基于SERDES的串行接口标准,主要用于数模转换器和逻辑器件之间的数据传输,最早版本的是JESD204A,现在是JESD204B subclass0,subclass1,subclass2。区别主要在于对齐同步和链路间固定时差的测量。目前市场上比较多的数模转换器接口是JESD204B  subclass1。其最大传输速率可达12.5Gbps,支持多链路和多器件的同步以及固定时差的测量。

    2. 关键变量

    M converters/device , 转换器(AD/DA)数量

    Llanes/device(link) 通道数量

    Foctets/frame (per lane) 每帧的8位字节数

    K:frames/multiframe 每个多帧的帧数

    Nconverter resolution 转换器分辨率

    N'total bits/sample 4的倍数,如果不够4的倍数,用控制和伪数据位来填充 N‘= N+控制和伪数据位。

    Ssample/converter/frame cycle 每个转换器每帧发送的样本数。当S=1时,帧时钟=采样时钟

    CScontrol bits / sample

    CF:control words /frame cycle /device  

    其中  F = (M x S x N’)/(8 x L) 

             K 的范围是 1-32,具体设置的值,根据对端AD芯片同等设计

              serial line rate = core clock * 40

    3.IP核应用

    1)

    1: 标识是发送模块还是接受模块

    2:LMFC buffer  size ,最小值为F * K。

    3: 每条链路的通道个数

    4:AXI4的时钟,这里的AXI 4 用来重配 内部参数。我看平时操作的时候也不用,平时也就界面上配置的东西就够用了,不用重配置或者额外配置其他参数

    5:该选项可以选择sysref信号被core clk的上升沿或下降沿采样,用于jesd204b子类1的确定性延迟功能。一般来说,外界提供的core clock和sysref是同源且上升沿对齐信号,因此在FPGA端最好选择在时钟下降沿采样sysref比较精确,

    6:用户决定IP核的core clk是否由glbclk(p/n)管脚输入。当refclk(p/n)频率不等于core clk时,必须外部输入core clk。这个例子中,由外部时钟芯片产生122.88MHZ的时钟给core clock,所以,这里不勾选

    2) 共享逻辑选择

     

    3) 

    1:该选项用来配置LMFC计数器是否在每个SYSREF脉冲到来时都复位,或者只在SYSREF的第一个有效脉冲到来时复位,忽略以后的SYSREF信号。这里选择OFF即可。SYSREF 基本上都和device  clock同源,但是频率比device  clock低很多,这样才能保证被正常采样到。比如在我的设计中,device  clock = 122.88MHZ ,SYSREF CLOCK  = 0.6144mhz.

    2:扰码,根据AD那边的配置来,有利有弊,需要权衡

    3: 每帧包含的8bit个数,根据AD配置来。

    4:一个多帧包含的帧个数,范围1-32。根据AD配置来。

    5:该选项用来选择每次链路重新同步时是否需要sysref信号,我们最好关闭它,默认链路同步时不需要该信号,只在SYNC拉高后的下一个LMFC上升沿同步就可以了,这样就方便许多。

    4)

    1:这里根据芯片型号来,不用管

    2:速度,线速度 = core clock * 40

    3: 参考时钟 就等于core  clock ,也等于device clock 。

    4: 这里根据设计要求,是用CPLL时钟还是QPLL时钟。

    5:DRP clock  对于七系列器件,DRP clk和AXI4-Lite clock为同一时钟,这里也只能是122.88MHZ

    4.同步

    4.1 代码组同步 

    CGS:代码组同步(code group sync)当发送端检测到SYNC 信号为低电平时启动发送8B10B中的K28.5码,本数据段不进行扰码和字节替换操作,接收端检测到最少4个K28.5后可释放SYNC信号。

    注意:

    1)  串行数据传输没有接口时钟,因此RX必须将其数位及字边界与TX串行输出对齐。RX向TX发送SYNC请求信号,让其通道发送一个已知的重复比特序列K28.5。RX将移动每个通道上的比特数据,直到找到4个连续的K28.5字符为止。此时,不仅将知道比特及字边界,而且实现了CGS。

    2) RX 的SYNC输出必须与RX的帧时钟同步,同时要求TX的帧时钟与SYNC同步。

    扩展:特殊字符 16 进制表示。K28.5 = 16'hBC

    4.2 初始化多帧序列

    ILA:初始化多帧序列(initial lane alignment)该阶段发送连续的4个初始化多帧(多帧是由K个帧组成,字节数为K*F),本段不进行扰码和字节替换。

    1) 在JESD204B中,发送模块捕捉到SYNC信号的变换,在下一个本地多帧LMFC边界上启动ILAS。

    2) ILAS主要对齐链路的所有通道,验证链路参数,以及确定帧和多帧边界在接收器的输入数据中的位置。

    3) ILAS由4个多帧组成。其中,/K/=/K28.5/字符用于代码组同步;/R/=/K28.0/标志着初始化多帧的开始;/A/=/K28.3/字符标志着初始化多帧的结束;/Q/=/K28.4/字符用于指示接收端用户所配置的信息即将开始。

         每个多帧最后一个字符是多帧对齐字符/A,第一,三,四个多帧以/R字符开始,以/A字符结束。接收器以个通道的最后一个字符/A对齐接收器内各通道内各多帧的末尾。ILA 初始化多帧以K28.0开始以K28.3结束,其中第二个多帧的第二字节是K28.4关键字用来指示当前多帧在紧跟着K28.4的后续14个字节是参数配置信息。

    4) 这些特定的控制字符只用于初始化通路对齐序列中,而不会在数据传输的任何其他阶段出现。CGS和ILAS阶段不加扰。

    5) RX模块中的FIFIO吸收信道偏移。

     

    4.3 数据传输

    DATA:数据传输阶段(data transmission),该阶段进行数据传输,规范中要求该阶段的数据需要进行字节替换(扰码和不扰码的字节替换规则不同),用户可以根据需求确定是否需要对数据进行扰码操作。没有控制字符,获取链路全带宽。利用字符替换来监视数据同步,多帧计数器LMFC.

    字节替换规则:

    1)没有使能扰码情况下的字节替换规则

    2)使能扰码情况下的字节替换规则

    JESD204B规定的扰码、解扰码生成多项式

    5. 时钟要求

    下图是典型的JESD204B系统的系统连接,device clock 是器件工作的主时钟,一般在数模转换器里为其采样时钟或整数倍频的时钟,其协议本身的帧和多帧时钟也是基于Device clock。SYSREF是用于指示不同转换器或者逻辑device clock 的沿,如下图所示,device clock和SYSREF必须满足的时序关系。SYSREF的第一个上升沿要非常容易的被device clock 捕捉到。

    SYSREF可以是周期信号,或者脉冲的周期信号,也可以是单脉冲信号。只有在器件请求同步时,才产生SYSREF信号,高电平有效。一般是通过DEVICE  CLOCK 的上升沿抓取,单也可以通过下降沿抓取。对于周期的SYSREF来说,其频率必须是LMFC的整数倍

    SYSREF = LMFC *n(n为整数)。单脉冲模式,可以不按照LMFC整数倍计算

    6. 完整的框架

     

    从IP 核 的界面来看, 接收 jesd204 b的输入是GTX模块的输出,而不是AD芯片直接输出的差分对,所以,在204B接口前面,还需要添加GTX模块。GTX 模块的参数配置,和204b AD 芯片配套,相同配置即可。

    接收 jesd204 b的输出是64bit的数据,这里是经过多bit组合的,具体差分方式 IP核中有说明,也可以直接参照AD 芯片的数据组合方式差分成最终数据

    展开全文
  • JESD204B协议理解

    2018-08-06 20:04:56
    该标准描述的是转换器与其所连接的器件(一般为FPGA和ASIC)之间的数GB级串行数据链路,实质上,具有高速并串转换的作用 。
  • JESD204B协议概述

    2020-07-16 05:36:59
    在使用我们的最新模数转换器 (ADC) 和数模转换器 (DAC) 设计系统时,我已知道了很多有关 JESD204B 接口标准的信息,这些器件使用该协议与 FPGA 通信。
  • JESD204B 协议解析和参数理解

    千次阅读 2020-08-19 10:58:24
    1. 概述 在JESD204接口出现以前,数模转换器的数字接口绝大多数是差分... device clock 是器件工作的主时钟,一般在模数转换器里为采样时钟或者整数倍频的时钟,其协议本身的帧和多帧时钟也是基于device clock 。...

    目录

     1. 概述    

    2. 时钟

    3. 同步协议

    4. 参数理解


     1. 概述    

    在JESD204接口出现以前,数模转换器的数字接口绝大多数是差分LVDS的接口,这就造成了布板的困难,当PCB的密度很大的时候就需要增加板层从而造成制版的成本。但是JESD204需要进行严格的同步和时延的测量,接口逻辑会比LVDS复杂。JESD204 有不同的版本,但是大部分用的subclass1。

    2. 时钟

         device clock 是器件工作的主时钟,一般在模数转换器里为采样时钟或者整数倍频的时钟,其协议本身的帧和多帧时钟也是基于device  clock 。sysref是用于指示不同转换器或者逻辑的device clock的沿,或者不同器件间的deterministic latency 的参考。

    device clock 和sysref必须满足的时序关系。sysref 的第一个上升沿要非常容易的能被device clock捕捉到。通常会因为PCB 的线长以及时钟器件不同,通道输出时的skew会带来一定的误差,device clock的上升沿不一定正好在sysref 的脉冲正中间,工程上只要在一定范围内就能保证JESD204收发正常工作。

    sysref 在我以前的设计中,用的是,同步上以后,就没有sysref信号,也就IP 配置的时候sysref off。

     

    3. 同步协议

     

    CGS:代码组同步(code group sync)当发送端检测到syncb信号为低电平时启动发送8B10B 中的K28.5码,本段数据段不进行扰码和字节替换操作,接收端检测到最少4个BC字节后可释放SYNCb信号;

    ILA:初始化多帧序列 (initial lane alignment)该阶段发送连续4个初始化多帧(多帧是由K个帧组成,字节数为K*F),此样本数据段不进行扰码和字节替换。初始化多帧以8B10B中的K28.0开始以K28.3结束,其中第二个多帧的第二字节K28.4关键字用来指示当前多帧在紧跟着K28.4的后续14个字节是参数配置信息。表2是具体的配置参数定义。

    DATA:数据传输阶段 (data transmission ),该阶段进行数据传输,规范中要求该阶段的数据需要进行字节替换(扰码和不扰码的字节替换规则不同)。

    字节替换规则:

    1、没有使能扰码情况下的字节替换规则

    2、 使能扰码情况下的字节替换规则

    JESD204B规定的扰码、解扰码生成多项式

    4. 参数理解

     

    具体实现可以参考   http://xilinx.eetrend.com/blog/2020/100049267.html  小青菜哥哥的博文 

    展开全文
  • JESD204B协议标准英文原版带目录,有需要的拿去。
  • JESD204B协议-英文版

    2018-10-08 17:46:20
    JESD204B接口协议,是目前比较主流的接口协议,支持数模转换高速数据之间的通信。
  • JESD204B协议理解一:第4章电气规范

    千次阅读 2019-03-01 19:32:12
    前言:我是下载的JESD204B的英文标准协议文件看的,通过阅读了解了协议中的数据流的组织方式(第五章),以及最重要的确定性延时原理(第六章)。我主要是围绕Subclass1来看的,其中不乏有直接用翻译软件翻译的内容...

    前言:我是下载的JESD204B的英文标准协议文件看的,通过阅读了解了协议中的数据流的组织方式(第五章),以及最重要的确定性延时原理(第六章)。我主要是围绕Subclass1来看的,其中不乏有直接用翻译软件翻译的内容,且略过一些我认为不重要的内容。所以不清楚的请对照英文原版。并建议对照英文协议看我的这个博文。

    第3章的术语比较重要,便于以后查看。第4章介绍一些信号与参数需要满足的要求。核心为第5,6章,另外两篇博文:

    JESD204B协议理解二:第5章数据流

    JESD204B协议理解三:第6章 确定性延时

    目录

    4.Elctrical Specification

    4.7 Device Clock

    4.8 Frame Clock, and Local Multiframe Clock(LMFC)

    4.9 SYNC interface

    4.10 Lane-to-lane inter-device synchronization interface

    4.11 SYSREF signal (Device Subclass 1)

    4.12 Skew and misalignment budget


    4.Elctrical Specification

    4.7 Device Clock

    TX,RX的Device Clock 相互独立,

    Subclass 1:由Device Clock产生frame clock、multiframe clock,后二者是前者周期的整数倍

    Subclass 2:满足Subclass 1中条件外,还需TX设备时钟周期为RX设备时钟周期的整数,或RX设备时钟周期为TX设备时钟周期的整数。

    4.8 Frame Clock, and Local Multiframe Clock(LMFC)

    如果多帧时钟是在设备中产生的,则LMFC的相位在Subclass 1中由输入采样SYSREF决定,在Subclass 2中由SYNC~上升沿决定。

    Frame and multiframe clocks须符合下列规定:

    •所有发射机和接收机设备的帧周期必须相同

    •所有发射机和接收机设备的多帧周期必须相同

    •JESD204系统中的所有帧时钟和多帧时钟必须派生自一个公共时钟源

    •在每个设备中,帧时钟和LMFC必须相位对齐

    •帧时钟和LMFC的相位在SYSREF信号被检测为活动时由设备时钟边缘决定 (对于子类1设备)

    •帧时钟的相位应由检测到SYNC~ de-assertion后的“adjustment clock”(6.4.1.2)边缘决定。(适用于第二类设备)

    •设备可以选择性地允许以细粒度增量调整LMFC(和帧时钟)相位对齐。这是为了在一个系统中的所有设备中提供完全对齐LMFC的灵活性。

    如果有多条链路的话,每条链路分别满足上述条件,链路间相互独立。

    4.9 SYNC interface

    SYNC interface用作从接收端到发送端关键时间的返回路径,只有一个信号:SYNC~,~表示低电平有效;它应该与RX设备的内部帧时钟同步。如果特定信息要从这个接口传输的话,那也一定要和TX frame clock同步(for Subclass0,2);强烈建议同步接口和设备时钟使用类似的接口,以保持准确的计时关系.

    下图是关键时间规范在Subclass0和2中,

    tDS_R (min/max): DeviceClock到SYNC~ 的延迟,at接收器设备引脚。

    tSU_T (min) and tH_T (min): 建立和保持时间of SYNC~ with respect to Device Clock at the

    Transmitter device pins。

     

    启动SYNC~:分为Device clock 与 Frame Clock的快慢关系:

    4.10 Lane-to-lane inter-device synchronization interface

    不支持确定性延时的Subclass0,需要一个单独的接口使得接收设备间同步。该接口使用与设备时钟接口相同的电气特性。

    4.11 SYSREF signal (Device Subclass 1)

    In Subclass 1 deterministic latency systems,,一个名为SYSREF的信号被分布在系统中的所有设备中。SYSREF的目的是确保设备时钟边缘应该用来对齐内部LMFC和帧时钟的相位。由于LMFC和帧时钟通常与字符时钟对齐,因此在调整LMFC和帧时钟的相位时可能需要同时调整字符时钟的相位。

    SYSREF can be either a periodic, one-shot (strobe-type), or “gapped” periodic signal。对于第一个与第三种情况来说,周期应该是LMFC周期的整数倍。设备内的LMFC和帧时钟应相位对准设备时钟采样边缘。

    SYSREF产生到所有设备,来确保他们之间的确定关系。

    JESD204B链路的延迟不确定性是由系统中TX和RX器件中的LMFC相位对齐的不确定性导致的。

    最小化TX和RX之间的LMFCs相位对齐偏移。

    。。。。Page32看不懂

    4.12 Skew and misalignment budget

    Skew:时钟偏斜,大概讲了各种偏斜的容忍范围

    在不影响系统性能的前提下,允许有一定的偏斜;在JESD204B子类1和2中,这意味着对齐到相同且可预测的帧周期。

    总倾斜预算可分为以下几个部分:

    Interconnect skew

    Intra-device skew

    Inter-device skew

    Clock distribution skew

    SYSREF distribution skew

    SYNC~ distribution skew

    Inter-device SYNC~

    下面2个图是各种偏斜在设备中的分布:

     

    展开全文
  • 理解JESD204B协议

    2020-08-10 06:53:19
    解决 ADC 至 FPGA 和 FPGA 至 DAC 链路问题的协议部分,这两种链路本来就是相同的 TX 至 RX 系统。
  • 结合JESD204B手册和各类资料总结的,纯原创。 以自问自答的方式学习解释JESD204B协议内容和应用开发,还有jesd204 IP核的使用方法。
  • JESD204B协议标准

    2016-09-28 08:51:59
    本协议为altera公司制定的JESD204B协议标准。详细介绍了JESD20B的原理,结构。

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