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  • Local Bus总线原理

    千次阅读 多人点赞 2020-02-26 16:12:15
    Local Bus简介 Local Bus总线又称为CPU总线,根据高低位地址线序的差异,又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表,而我们常用的Power PC就是Moto...

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    Local Bus简介

    Local Bus总线又称为CPU总线,根据高低位地址线序的差异,又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表,而我们常用的Power PC就是Motorola CPU总线架构,它是从60X总线衍变过来的(60X总线支持64、32、16、8四种可选位宽模式),由于Local Bus总线是直接从60X总线上通过桥片分出来的,所以它和60X总线是同步同频的,进行数据数据读写时与60X总线共享带宽,不需要内核提供额外的处理。如下图所示:

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    Local Bus特性

    数据/地址线复用

    Device Bus(数据/地址复用总线)解复用后的Device Bus叫Local Bus(CPU总线)。

    ​ Device Bus总线一般采用数据/地址线复用的形式,通常为32位宽,使用时需要将总线的数据和地址分离出来再分别接到目标器件的数据和地址端口,如连接到低速设备时还需要通过Buffer起来来进行驱动和隔离。在早期的设计中,通过用信号锁存器来分离总线中的数据和地址(如经典锁存器SN74LVC16373),不过现在基本上都是通过逻辑器件CPLD来进行解复用的。利用锁存器373对Device Bus总线数据/地址解复用原理如下图所示。

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    ​ 在上图中,L_ALE是地址锁存信号,低电平有效,当L_ALE出现一个低电平脉冲时,锁存器的输入端口对LAD[31:0]信号进行采样、锁存并从输出端口输出,直到下一个L_ALE低电平脉冲到来时,其输出状态才发生改变,Device Bus总线在输出地址信号时,将L_ALE信号驱动为低电平,输出数据信号时,将L_ALE驱动为高电平,锁存器正式利用这个特点轻松实现Device Bus总线上数据和地址的分离。

    同步模式和异步模式

    ​ Local Bus总线上的数据读写分为同步模式和异步模式。在同步模式下,需要一个外部时钟信号供接收端和发送端共用,利用时钟信号的上升沿对数据进行采样,SDRAM、SSRAM等高速信号使用同步模式;异步传输模式下,不使用时钟信号对数据进行采样(芯片内部还是需要有系统参考时钟来产生时序的),而是利用片选信号CS、写使能信号WE和读使能信号OE对数据进行采样,使用异步模式的器件有FLASH、BOOTROM等。

    Device Bus总线数据及控制信号列表及功能说明:

    信号说明
    LAD[31:0]数据/地址复用信号,数据线宽度可设为8、16、32为三种模式;地址线根数可根据实际存储空间大小来选取,比如,16根地址线可支持的寻址空间大小为(针对8位宽存储器件,16位宽存储器件需要乘以2,其他类推):216=65536Byte=64KByte。做为地址线时是单向输出,三态总线,LVTTL电平。做为数据线时是输入/输出双向信号,三态LVTTL。
    CS_LChip Select,器件片选信号,低电平信号,Local Bus总线上每个器件都有一个独立的CS_L信号,某个器件上的CS_L信号为低电平时表示这个器件被选中,Local Bus总线主控制器可以对其进行读写操作;
    WE_LWrite Enable,写使能信号,低电平有效,Local Bus总线上的WE_L信号为低电平时,表示在进行写操作,在异步传输模式下,它与CS_L信号配合对写数据进行采样;
    OE_LOutput Enable,读使能信号,跟WE_L类似,在异步传输模式下与CS_L信号配合对读数据进行采样;
    ALE_L地址锁存信号,低有效,其功能已经在前面介绍过了,不在赘述;
    Rdv应答信号,对读写操作进行应答;
    INT中断输入信号;
    RST_L复位信号;
    CLK参考时钟信号,只在同步传输模式下使用,异步模式下不使用,设计中将其悬空即可。

    ​ 实际应用中,一般只使用LDA/CS_L/WE_L/OE_L/ALE_L这些信号,其他信号作为选用。

    ​ 上面介绍的是针对Intel CPU总线的,Motorola CPU总线有一点点差异,后者将OE_L和WE_L合并成一根控制信号,称为R/~W,当其为高电平时表示“读”操作,为低电平时表示“写”操作。另外,后者还有一个DS控制信号,当其为低电平时表示总线上传输的数据是有效的,否则为无效。

    ​ 如果Local Bus总线上挂SDRAM等高速存器器件时还需要行列选择信号RASCAS以及数据奇偶校验信号DP。

    CPU总线的大端模式和小端模式

    Intel系列的CPU总线是小端模式,也叫Little-endian byte ordering,其特点是低有效字节在低地址位,高有效字节在高地址位。

    Motorola CPU及Power PC架构总线是大端模式,也叫Big-endian byte ordering,其特点是低有效字节在高地址位,高有效字节在低地址位。

    ​ 所以在使用大端模式总线连接外部器件时需要将地址线进行倒序,即最高位地址线与外部器件的最低地址位相连,最低地址位地址线与外部器件的最高地址位相连,其他依次连接。

    Local Bus总线的读写时序

    读时序

    下图为FLASH器件MX29LV002CBTI的读时序,该FLASH器件提供的Local Bus接口。

    • Addresses信号是从Local BUS地址信号(已经解复用了),

    • Outputs是Local bus的数据信号。

    • 在第一个时钟周期内,Address信号线上传输的是目标器件的地址信号,此时CS#、OE#、WE#都处于高电平无效状态,并且Outputs输出的数据无效。

    • 在第二个时钟周期内,CE#变为低电平,表示目标器件已经被选中,接着OE#也变为低电平(大多数情况下,CS#和OE#几乎是同时有效的),表示开始进行读操作,主控制器在CE#和OE#都为低电平有效的时候对Outputs上的数据进行采样(通常做一定的延时后再采样,以保证采样数据的正确性),采样到的数据即为要读取的数据。WE#和OE#不会同时变低的,因为Local Bus总线是半双工工作方式,不可能同时进行读写两种操作。(点开看清楚大图)

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    写时序

    下图为FLASH器件MX29LV002CBTI的写时序

    • 在WE#和CS#同时为低有效的情况下,Flash器件从数据总线上采样数据,然后写到指定的地址空间里去。
    • 对比下这两个图,我们会发现,读操作时,OE#信号差不多在ADD Valid周期的中间部分有效,而写操作时,WE#信号几乎在ADD Valid周 期的开始部分有效,为什么有这个差异呢?其实想想也不难,因为读操作流程是:总线控制器给目标器件发读取数据指令,等目标器件收到指令后再将总线控制器要读取的数据传回来,这中间有线路的延时及目标器件的延时。而写操作则不然,可以将写操作命令和要写的数据同时传到目标器件那边去,几乎没什么延时。

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    Local Bus总线的典型应用如下图所示:

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    ​ 如上图所示,CPLD对Device bus总线进行了解复用后连接到FPGA、FLASH和NVRAM(CPLD可以对Local Bus总线的大小端模式进行切换),利用CS0_L、CS1_L和CS2_L三根片选信号线来区分Local bus总线上的三个器件。FPGA使用了32根数据线中的16根,32根地址线中的26根。

    ​ 我们再仔细看一下其地址线标号,为A[26:1],我们也许会疑问,会不会是搞错了啊,怎么不是从最低位地址A0开始啊?是的,我没有写错,你也没有看错,实际上就是从A1开始的。这是因为当数据线宽度为16位双字节模式(也叫WORD模式,四个字节叫DWORD模式,单字节叫BYTE模式)时,Local bus总线的A1变为地址的最低位(A0悬空不用),用它去连接器件的最低位地址线A0。

    ​ 这其实也很好理解,因为对于同样大的存储空间来说(我们可以将存储空间想象纵横交错的棋盘状),当数据线D(棋盘中的横线)增加一倍的情况下(从8位增加到16位),要想保持数据线和地址线的乘积不变(存储空间容量不变),那么就要将地址线减少一半(对于译码前的数据线来说,就是减少一根线)。下面的NVRAM用的是8位BYTE模式,所以最低位地址仍然用A0去接。

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  • Local Bus总线原理(转)

    万次阅读 2012-07-30 11:48:35
    Local Bus总线又称为CPU总线,根据高低位地址线序的差异,又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表,而我们常用的Power PC就是Motorola CPU总线架构,它是从60X总线...

         Local Bus总线又称为CPU总线,根据高低位地址线序的差异,又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表,而我们常用的Power PC就是Motorola CPU总线架构,它是从60X总线衍变过来的(60X总线支持64、32、16、8四种可选位宽模式),由于Local Bus总线是直接从60X总线上通过桥片分出来的,所以它和60X总线是同步同频的,进行数据数据读写时与60X总线共享带宽,不需要内核提供额外的处理。如下图所示:

         Device Bus(数据/地址复用总线解复用后的Device Bus叫Local Bus)总线一般采用数据/地址线复用的形式,通常为32位宽,使用时需要将总线的数据和地址分离出来再分别接到目标器件的数据和地址端口,如连接到低速设备时还需要通过Buffer起来来进行驱动和隔离。在早期的设计中,通过用信号锁存器来分离总线中的数据和地址(如经典锁存器SN74LVC16373),不过现在基本上都是通过逻辑器件CPLD来进行解复用的。利用锁存器373对Device Bus总线数据/地址解复用原理如下图所示。

        在上图中,L_ALE是地址锁存信号,低电平有效,当L_ALE出现一个低电平脉冲时,锁存器的输入端口对LAD[31:0]信号进行采样、锁存并从输出端口输出,直到下一个L_ALE低电平脉冲到来时,其输出状态才发生改变,Device Bus总线在输出地址信号时将L_ALE信号驱动为低电平,输出数据信号时,将L_ALE驱动为高电平,锁存器正式利用这个特点轻松实现Device Bus总线上数据和地址的分离。

        Local Bus总线上的数据读写分为同步模式和异步模式。在同步模式下,需要一个外部时钟信号供接收端和发送端共用,利用时钟信号的上升沿对数据进行采样,SDRAM、SSRAM等高速信号使用同步模式;异步传输模式下,不使用时钟信号对数据进行采样(芯片内部还是需要有系统参考时钟来产生时序的),而是利用片选信号CS、写使能信号WE和读使能信号OE对数据进行采样,使用异步模式的器件有FLASH、BOOTROM等。

     

        Device Bus总线数据及控制信号列表及功能说明:

        1).LAD[31:0]:数据/地址复用信号,数据线宽度可设为8、16、32为三种模式;地址线根数可根据实际存储空间大小来选取,比如,16根地址线可支持的寻址空间大小为(针对8位宽存储器件,16位宽存储器件需要乘以2,其他类推):216=65536Byte=64KByte。做为地址线时是单向输出,三态总线,LVTTL电平。做为数据线时是输入/输出双向信号,三态LVTTL。

        2).CS_L:Chip Select,器件片选信号,低电平信号,Local Bus总线上每个器件都有一个独立的CS_L信号,某个器件上的CS_L信号为低电平时表示这个器件被选中,Local Bus总线主控制器可以对其进行读写操作;

        3).WE_L:Write Enable,写使能信号,低电平有效,Local Bus总线上的WE_L信号为低电平时,表示在进行写操作,在异步传输模式下,它与CS_L信号配合对写数据进行采样;

        4).OE_L:Output Enable,读使能信号,跟WE_L类似,在异步传输模式下与CS_L信号配合对读数据进行采样;

        5).ALE_L:地址锁存信号,低有效,其功能已经在前面介绍过了,不在赘述;

        6).Rdv:应答信号,对读写操作进行应答;

        7).INT:中断输入信号;

        8).RST_L:复位信号;

        9).CLK:参考时钟信号,只在同步传输模式下使用,异步模式下不使用,设计中将其悬空即可。

        实际应用中,一般只使用LDA/CS_L/WE_L/OE_L/ALE_L这些信号,其他信号作为选用。

        上面介绍的是针对Intel CPU总线的,Motorola CPU总线有一点点差异,后者将OE_L和WE_L合并成一根控制信号,称为R/~W,当其为高电平时表示“读”操作,为低电平时表示“写”操作。另外,后者还有一个DS控制信号,当其为低电平时表示总线上传输的数据是有效的,否则为无效。

        如果Local Bus总线上挂SDRAM等高速存器器件时还需要行列选择信号RAS和CAS以及数据奇偶校验信号DP。

     

         CPU总线的大端模式和小端模式

         Intel系列的CPU总线是小端模式,也叫Little-endian byte ordering,其特点是低有效字节在低地址位,高有效字节在高地址位。

         Motorola CPU及Power PC架构总线是大端模式,也叫Big-endian byte ordering,其特点是低有效字节在高地址位,高有效字节在低地址位。

        所以在使用大端模式总线连接外部器件时需要将地址线进行倒序,即最高位地址线与外部器件的最低地址位相连,最低地址位地址线与外部器件的最高地址位相连,其他依次连接。

           ♦Local Bus总线的读写时序

        下图为FLASH器件MX29LV002CBTI的读时序,该FLASH器件提供的Local Bus接口,Addresses信号是从Local BUS地址信号(已经解复用了),Outputs是Local bus的数据信号。在第一个时钟周期内,Address信号线上传输的是目标器件的地址信号,此时CS#、OE#、WE#都处于高电平无效状态,并且Outputs输出的数据无效。在第二个时钟周期内,CE#变为低电平,表示目标器件已经被选中,接着OE#也变为低电平(大多数情况下,CS#和OE#几乎是同时有效的),表示开始进行读操作,主控制器在CE#和OE#都为低电平有效的时候对Outputs上的数据进行采样(通常做一定的延时后再采样,以保证采样数据的正确性),采样到的数据即为要读取的数据。WE#和OE#不会同时变低的,因为Local Bus总线是半双工工作方式,不可能同时进行读写两种操作。(点开看清楚大图)

     

        下图为FLASH器件MX29LV002CBTI的写时序,在WE#和CS#同时为低有效的情况下,Flash器件从数据总线上采样数据,然后写到指定的地址空间里去。对比下这两个图,我们会发现,读操作时,OE#信号差不多在ADD Valid周期的中间部分有效,而写操作时,WE#信号几乎在ADD Valid周期的开始部分有效,为什么有这个差异呢?其实想想也不难,因为读操作流程是:总线控制器给目标器件发读取数据指令,等目标器件收到指令后再将总线控制器要读取的数据传回来,这中间有线路的延时及目标器件的延时。而写操作则不然,可以将写操作命令和要写的数据同时传到目标器件那边去,几乎没什么延时。

         ♦Local Bus总线的典型应用如下图所示:

         如上图所示,CPLD对Device bus总线进行了解复用后连接到FPGA、FLASH和NVRAM(CPLD可以对Local Bus总线的大小端模式进行切换),利用CS0_L、CS1_L和CS2_L三根片选信号线来区分Local bus总线上的三个器件。FPGA使用了32根数据线中的16根,32根地址线中的26根。

        我们再仔细看一下其地址线标号,为A[26:1],我们也许会疑问,会不会是搞错了啊,怎么不是从最低位地址AO开始啊?是的,我没有写错,你也没有看错,实际上就是从A1开始的。这是因为当数据线宽度为16位双字节模式(也叫WORD模式,四个字节叫DWORD模式,单字节叫BYTE模式)时,Local bus总线的A1变为地址的最低位(A0悬空不用),用它去连接器件的最低位地址线A0。

        这其实也很好理解,因为对于同样大的存储空间来说(我们可以将存储空间想象纵横交错的棋盘状),当数据线D(棋盘中的横线)增加一倍的情况下(从8位增加到16位),要想保持数据线和地址线的乘积不变(存储空间容量不变),那么就要将地址线减少一半(对于译码前的数据线来说,就是减少一根线)。下面的NVRAM用的是8位BYTE模式,所以最低位地址仍然用A0去接。

     

     

         本文转载至http://www.eefocus.com/LJ2010/blog/12-02/238577_7f331.html

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  • LocalBUS总线

    千次阅读 2020-03-08 11:35:01
    4004CPU使用4根地址数据复用总线,并包含片选信号,是LocalBUS总线的雏形。

    Intel 4004 CPU是世界上第一款商用CPU,4004本身是 Intel MCS-4 系统的组成部分。MSC-4系统由4部分组成,4001(ROM)、4002(RAM)、4003(移位寄存器)和4004(CPU)。
    MSC-4系统组成图
    如果再加上4008(地址锁存器)和4009(I/O接口)就能够适配当年Intel生产的任意存储芯片了。要知道Intel最早是做存储芯片的,直到1971年11月15对外发布4004后才成为大家熟知的处理器生产厂家。从结构图可以看出第一代的CPU系统架构已经具备了现代计算机系统的最主要部分。在后来的不断演进中,只是工艺集成度和总线速度在不断提升,逻辑架构没有太多改变了。
    我们再来看看4004当年使用的总线:4bit地址和数据复用总线(D0-D3),并包含3根RAM片选信号(CM-RAM0~3)和1根ROM片选信号(CM-ROM)
    4004管脚定义

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  • Local Bus总线原理(转) 

    千次阅读 2012-08-21 13:58:05
    Local Bus总线又称为CPU总线,根据高低位地址线序的差异,又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表,而我们常用的Power PC就是Motorola CPU总线架构,它是从60X总线...

            Local Bus总线又称为CPU总线,根据高低位地址线序的差异,又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表,而我们常用的Power PC就是Motorola CPU总线架构,它是从60X总线衍变过来的(60X总线支持64、32、16、8四种可选位宽模式),由于Local Bus总线是直接从60X总线上通过桥片分出来的,所以它和60X总线是同步同频的,进行数据数据读写时与60X总线共享带宽,不需要内核提供额外的处理。如下图所示:

    \"Local

    Device Bus(数据/地址复用总线解复用后的Device Bus叫Local Bus)总线一般采用数据/地址线复用的形式,通常为32位宽,使用时需要将总线的数据和地址分离出来再分别接到目标器件的数据和地址端口,如连接到低速设备时还需要通过Buffer起来来进行驱动和隔离。在早期的设计中,通过用信号锁存器来分离总线中的数据和地址(如经典锁存器SN74LVC16373),不过现在基本上都是通过逻辑器件CPLD来进行解复用的。利用锁存器373对Device Bus总线数据/地址解复用原理如下图所示。

    \"Local

    在上图中,L_ALE是地址锁存信号,低电平有效,当L_ALE出现一个低电平脉冲时,锁存器的输入端口对LAD[31:0]信号进行采样、锁存并从输出端口输出,直到下一个L_ALE低电平脉冲到来时,其输出状态才发生改变,Device Bus总线在输出地址信号时将L_ALE信号驱动为低电平,输出数据信号时,将L_ALE驱动为高电平,锁存器正式利用这个特点轻松实现Device Bus总线上数据和地址的分离。

        Local Bus总线上的数据读写分为同步模式和异步模式。在同步模式下,需要一个外部时钟信号供接收端和发送端共用,利用时钟信号的上升沿对数据进行采样,SDRAM、SSRAM等高速信号使用同步模式;异步传输模式下,不使用时钟信号对数据进行采样(芯片内部还是需要有系统参考时钟来产生时序的),而是利用片选信号CS、写使能信号WE和读使能信号OE对数据进行采样,使用异步模式的器件有FLASH、BOOTROM等。

     

        ?Device Bus总线数据及控制信号列表及功能说明:

        1).LAD[31:0]:数据/地址复用信号,数据线宽度可设为8、16、32为三种模式;地址线根数可根据实际存储空间大小来选取,比如,16根地址线可支持的寻址空间大小为(针对8位宽存储器件,16位宽存储器件需要乘以2,其他类推):216=65536Byte=64KByte。做为地址线时是单向输出,三态总线,LVTTL电平。做为数据线时是输入/输出双向信号,三态LVTTL。

        2).CS_L:Chip Select,器件片选信号,低电平信号,Local Bus总线上每个器件都有一个独立的CS_L信号,某个器件上的CS_L信号为低电平时表示这个器件被选中,Local Bus总线主控制器可以对其进行读写操作;

        3).WE_L:Write Enable,写使能信号,低电平有效,Local Bus总线上的WE_L信号为低电平时,表示在进行写操作,在异步传输模式下,它与CS_L信号配合对写数据进行采样;

        4).OE_L:Output Enable,读使能信号,跟WE_L类似,在异步传输模式下与CS_L信号配合对读数据进行采样;

        5).ALE_L:地址锁存信号,低有效,其功能已经在前面介绍过了,不在赘述;

        6).Rdv:应答信号,对读写操作进行应答;

        7).INT:中断输入信号;

        8).RST_L:复位信号;

        9).CLK:参考时钟信号,只在同步传输模式下使用,异步模式下不使用,设计中将其悬空即可。

        实际应用中,一般只使用LDA/CS_L/WE_L/OE_L/ALE_L这些信号,其他信号作为选用。

        上面介绍的是针对Intel CPU总线的,Motorola CPU总线有一点点差异,后者将OE_L和WE_L合并成一根控制信号,称为R/~W,当其为高电平时表示“读”操作,为低电平时表示“写”操作。另外,后者还有一个DS控制信号,当其为低电平时表示总线上传输的数据是有效的,否则为无效。

        如果Local Bus总线上挂SDRAM等高速存器器件时还需要行列选择信号RAS和CAS以及数据奇偶校验信号DP。

     

         ?CPU总线的大端模式和小端模式

         Intel系列的CPU总线是小端模式,也叫Little-endian byte ordering,其特点是低有效字节在低地址位,高有效字节在高地址位。

         Motorola CPU及Power PC架构总线是大端模式,也叫Big-endian byte ordering,其特点是低有效字节在高地址位,高有效字节在低地址位。

        所以在使用大端模式总线连接外部器件时需要将地址线进行倒序,即最高位地址线与外部器件的最低地址位相连,最低地址位地址线与外部器件的最高地址位相连,其他依次连接。

           ?Local Bus总线的读写时序

        下图为FLASH器件MX29LV002CBTI的读时序,该FLASH器件提供的Local Bus接口,Addresses信号是从Local BUS地址信号(已经解复用了),Outputs是Local bus的数据信号。在第一个时钟周期内,Address信号线上传输的是目标器件的地址信号,此时CS#、OE#、WE#都处于高电平无效状态,并且Outputs输出的数据无效。在第二个时钟周期内,CE#变为低电平,表示目标器件已经被选中,接着OE#也变为低电平(大多数情况下,CS#和OE#几乎是同时有效的),表示开始进行读操作,主控制器在CE#和OE#都为低电平有效的时候对Outputs上的数据进行采样(通常做一定的延时后再采样,以保证采样数据的正确性),采样到的数据即为要读取的数据。WE#和OE#不会同时变低的,因为Local Bus总线是半双工工作方式,不可能同时进行读写两种操作。 

     

    \"Local

      下图为FLASH器件MX29LV002CBTI的写时序,在WE#和CS#同时为低有效的情况下,Flash器件从数据总线上采样数据,然后写到指定的地址空间里去。对比下这两个图,我们会发现,读操作时,OE#信号差不多在ADD Valid周期的中间部分有效,而写操作时,WE#信号几乎在ADD Valid周期的开始部分有效,为什么有这个差异呢?其实想想也不难,因为读操作流程是:总线控制器给目标器件发读取数据指令,等目标器件收到指令后再将总线控制器要读取的数据传回来,这中间有线路的延时及目标器件的延时。而写操作则不然,可以将写操作命令和要写的数据同时传到目标器件那边去,几乎没什么延时。

    \"Local

     ?Local Bus总线的典型应用如下图所示:

    \"Local

     

      如上图所示,CPLD对Device bus总线进行了解复用后连接到FPGA、FLASH和NVRAM(CPLD可以对Local Bus总线的大小端模式进行切换),利用CS0_L、CS1_L和CS2_L三根片选信号线来区分Local bus总线上的三个器件。FPGA使用了32根数据线中的16根,32根地址线中的26根。

        我们再仔细看一下其地址线标号,为A[26:1],我们也许会疑问,会不会是搞错了啊,怎么不是从最低位地址AO开始啊?是的,我没有写错,你也没有看错,实际上就是从A1开始的。这是因为当数据线宽度为16位双字节模式(也叫WORD模式,四个字节叫DWORD模式,单字节叫BYTE模式)时,Local bus总线的A1变为地址的最低位(A0悬空不用),用它去连接器件的最低位地址线A0。

        这其实也很好理解,因为对于同样大的存储空间来说(我们可以将存储空间想象纵横交错的棋盘状),当数据线D(棋盘中的横线)增加一倍的情况下(从8位增加到16位),要想保持数据线和地址线的乘积不变(存储空间容量不变),那么就要将地址线减少一半(对于译码前的数据线来说,就是减少一根线)。下面的NVRAM用的是8位BYTE模式,所以最低位地址仍然用A0去接。

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  • localbus总线

    2021-02-25 23:53:52
    Local Bus总线又称为CPU总线,根据高低位地址线序的差异,又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表,而我们常用的Power PC就是Motorola CPU总线架构,它是从60X总线...
  • Localbus总线

    千次阅读 2019-09-24 14:32:40
    利用锁存器373对Device Bus总线数据/地址解复用原理如下图所示。  在上图中,L_ALE是地址锁存信号,低电平有效,当L_ALE出现一个低电平脉冲时,锁存器的输入端口对LAD[31:0]信号进行采样、锁存并从输出端口输出...
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  • FPGA 实现PCI转localbus

    千次阅读 2019-05-29 15:35:43
    把PCI转localbus调通了,取代了以前使用的PCI芯片PCI9030,PCI9054等芯片.全部用FPGA实现。 使用P1020主板可以识别到FPGA PCI卡,DEVICE_...2、接下来要做的工作是将PCI总线转成类似localbus总线去访问读写FPGA片内...
  •  I2C(Inter-Integrated Circuit)总线是一种由Philips公司开发的两线式串行总线,用于连接微控制器及其外围设备。I2C总线产生于在80年代,初为音频和视频设备开发。由于其简单性,如今方泛用于微控制器与各种功能...
  • Local Bus

    万次阅读 2012-03-30 16:59:23
    相信搞硬件的朋友都应该对 Local Bus 总线非常熟悉,在当今的通信电子领 域中,几乎所有的 CPU 小系统中都有它的身影。Local Bus 总线又称为 CPU 总线, 根据高低位地址线序的差异,又可分为 Motorola CPU ...
  • Power PC 与 zynq数据交互(基于LocalBus) 1、 Power PC 地址空间映射: 实现 Power PC LocalBus控制外部设备,首先要把Power PC的effective address 映射到 device address,这里需要搞清楚两个重要的概念:第一个...
  • 添加消息总线rabbitMQ支持 <dependency> <groupId>org.springframework.cloud</groupId> <artifactId>spring-cloud-starter-bus-amqp</artifactId> </dependency> <dependency> <groupId>org.springframework.boot...
  • 总线Bus

    千次阅读 2021-01-29 11:38:27
    总线Bus)是计算机各种功能部件之间bai传送信息的公共通信干线,它是由导线组成的传输线束。总线是一种内部结构,它是cpu、内存、输入、输出设备传递信息的公用通道,主机的各个部件通过总线相连接,外部设备通过...
  • PCI学习之总线原理01

    2018-03-31 08:34:00
    -----------以下资料由网络资料整理而成-------- PCI即Peripheral Component...PCI总线支持32位和64位两种位宽,时钟频率为33MHz,总线带宽:32bit*33MHz=1056Mbps=132MB/s或64bit*33MHz=2112Mbps=264MB/s。 PCI总...
  • 看看这个是不是你需要的???http://www.promcu.com/onews.asp?/116.html下面是从别的地上转抄过来的:M-Bus仪表...家用公共事业仪表通过扩展M-Bus总线,使其具有与M-Bus仪表总线通讯的功能,从而实现远程抄表。关键...
  • 总线(Bus):是计算机各种功能部件之间传送信息的公共通信干线,它是由导线组成的传输线束, 按照计算机所传输的信息种类,计算机的总线可以划分为数据总线、地址总线和控制总线,分别用来传输数据、数据地址和控制...
  • 工作原理假如说主板(Mother Board)是一座城市,那麽总线便像是城市里面的公共汽车(bus),能依照特定行车路线,传送往返绝不停营运的比特(bit)。这些线路于同一时间之内均只能专责传送一个比特。所以,必需除此之外...
  • Spring Cloud Bus将分布式系统的节点与轻量级消息代理链接。可以用于通知状态更改(例如配置更改)或其他管理指令。一个关键的地方是,Bus就像一个分布式执行器,用于扩展的Spring Boot应用程序,同时还可以用作应用...
  • 消息总线Bus

    2019-04-16 10:58:00
    Spring Cloud Bus将分布式系统的节点与轻量级消息代理链接。可以用于通知状态更改(例如配置更改)或其他管理指令。一个关键的地方是,Bus就像一个分布式执行器,用于扩展的Spring Boot应用程序,同时还可以用作应用...
  • 作者 | 洛夜 来源 |阿里巴巴云原生公众号 ...Spring Cloud Bus 对自己的定位是 Spring Cloud 体系内的消息总线,使用 message broker 来连接分布式系统的所有节点。Bus 官方的 Reference 文档比较简单,...
  • 继上一篇 《干货|Spring Cloud Stream 体系及原理介绍》之后,本期我们来了解下 Spring Cloud 体系中的另外一个组件 Spring Clou...
  • 目录标题6.1 总线的概念和结构形态6.1.1 总线的基本概念6.1.2 总线的连接方式6.1.3 总线的内部结构6.1.5 总线技术的发展历程6.2 总线接口6.2.1 信息的传送方式6.2.2 接口的基本概念6.3 总线的仲裁6.3.1 集中式仲裁...
  • AMBA是指先进的微控制器总线体系结构,主要由系统总线和外围总线两部分组成,它的演进如下: 根据AMBA标准定义了多种不同的总线,下面列出了四种核心的总线作以简介: 高级系统总线 [Advanced System B...
  • 嵌入式硬件基础之SPI总线详解

    千次阅读 2020-07-15 12:05:56
    SPI是串行外设接口(Serial Peripheral Interface)的缩写,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间,提供方便,正是出于这种简单...
  • 然而,在许多应用中,处理器的接口总线速度成为制约系统性能的瓶颈。本文将以嵌入式实时视频数据存储系统为例,说明如何利用FPGA作为嵌入式处理器的数据协处理器,利用CPLD进行主处理器与协处理器之间数据通信的方案...
  • 汽车中的电子部件越来越多,光是ECU就有几十个,这么多的电子单元都要进行信息交互。传统的点对点通信已经不能满足需求,因此必须要采用先进的总线技术。 车用总线就是车载网络中底层的...LIN(Local Interconnec...

空空如也

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localbus总线原理