Verilog一例（同步与异步时序）

1. 顶层模块有一个50MHz时钟输入（使用testbench实现），一个8位信号输出。

2. 有一个容量为90的8位RAM子模块，每个时钟上升沿，RAM根据8位地址线，输出对应的数据。

3. 顶层模块在每100个时钟周期里，前10个时钟周期信号无效，输出为0；后面90个时钟周期，输出值分别为RAM中地址0~89的数据。

代码实现

RAM子模块

 
module ram(
    input clk,
    input [7:0] addr,
    output reg [7:0] data
);
always @(posedge clk) begin
    data <= addr;
end
endmodule

顶层模块

 
module sync_async(
);
// 50MHz时钟 testbench
reg clk = 0;
always #10 clk = ~clk;
// 0~99循环计数器
reg [7:0] cnt = 0;
always @(posedge clk) begin
    if(cnt == 99)
        cnt <= 0;
    else
        cnt <= cnt + 1;
end
// 数据有效
wire valid;
assign valid = cnt >= 10;
// 地址线
wire [7:0] addr;
assign addr = cnt - 10;
// 调用子模块，读取ram数据
wire [7:0] ramdata;
ram ram1(clk, addr, ramdata);
// 输出
wire [7:0] out;
assign out = valid ? ramdata : 0;
endmodule

仿真与分析

一眼看上去，好像程序是没有问题的。

使用软件进行仿真后的时序图如下。

从仿真波形就看出问题来了。当cnt=0~9的时候，输出都是out=0没有问题。但是当cnt=10的时候，输出变成了255。之后所有的数据都滞后了一个时钟周期。

原因在于代码中的同步异步设计不协调。

代码中，RAM子模块是上升沿触发并且同步输出的（这样也比较符合正常的RAM结构），而不是直接由组合逻辑电路实现。如果直接将assign addr = cnt - 10作为RAM的地址线，RAM的输出相对于addr和cnt的值会滞后一个周期。也就是说，当RAM输出地址为0的数据时，实际上addr的值已经是1了。

在RAM模块的always语句中（always @(posedge clk) data <= addr;），使用同步赋值操作data <= addr在时钟上升沿时触发，上升沿结束后data输出的值，为上升沿前一瞬间addr的值。

而另一方面，valid变量却使用的是直接异步赋值，相比cnt，不会有滞后。

于是在cnt==10的时候，valid已经变成1，而RAM还没有输出地址为0的数据，所以发生了与设计不相符的问题。

解决方法

一种比较容易想到的方法是，将valid信号的跳变，也设计成和RAM一样的上升沿同步触发。即将

 
// 数据有效
wire valid;
assign valid = cnt >= 10;

改为

 
// 数据有效
reg valid = 0;
always @(posedge clk) begin
    valid = cnt >= 10;
end

修改正确后的仿真波形如下图，可以看出valid信号和RAM信号相对于cnt，都滞后了一个周期。从而实现了问题中给出的要求。

数字IC笔试基础——RAM的Verilog语言实现

在FPGA设计中，经常会用到RAM，这里的RAM一般指的是静态的RAM（SRAM）。一般FPGA中就有所谓的block RAM, 它就是现成的RAM资源。通常情况下，我们使用IP核，进行设计，我们来设计自己的IP核。
RAM分为单端、伪双端、真双端三种模式。
1、单端RAM读写共享一个地址
2、伪双端RAM一个写端口，一个读端口，各自的地址和使能信号，写端口只负责写，读端口只负责读，所以称为伪双端
3、真双口RAM可以在任意时间访问任意地址，两个端口的地址是一样的，即共享内存和地址。这就会带来一个问题：同时读写一个地址会发生冲突。基于这个点矛盾就要设置限制条件。
我们使用伪双端RAM（在这里就称为双端口RAM）做数据缓存，其中FIFO就是基于双端口RAM。FIFO分为同步和异步，是因为双口RAM分为同步和异步。下节介绍同步和异步FIFO的IP实现。
主要设计如下ram:
1、用Verilog实现一个同步双端口ram，深度128，位宽16bit。A口写入，B口读出。支持片选，读写请求，要求代码可综合。
2、用Verilog实现一个异步双端口ram，深度128，位宽16bit。A口写入，B口读出。支持片选，读写请求，要求代码可综合。

一、用Verilog实现一个同步双端口ram，深度128，位宽16bit
A口写入，B口读出。支持片选，读写请求，要求代码可综合。
设计框图如下：

verilog 代码实现：

module double_ram(
	clk,
	rst_n,
	cs_n,//片选信号，低有效
	//A port write signals 
	wrdata_a,
	wraddr_a,
	wrena_n,
	//B port read signals 
	rdaddr_b,
	rdenb_n,
	rddata_b);

parameter ADDR_WIDTH=7;
parameter DATA_WIDTH=16;
parameter DATA_DEPTH=128;
input clk;     // input signal  default type wire 
input rst_n;
input cs_n;

input [DATA_WIDTH-1:0]wrdata_a;
input [ADDR_WIDTH-1:0]wraddr_a;
input wrena_n;

input [ADDR_WIDTH-1:0]rdaddr_b;
input rdenb_n;
output [DATA_WIDTH-1:0]rddata_b;
reg    [DATA_WIDTH-1:0]rddata;

integer i;
reg [DATA_WIDTH-1:0] mem [DATA_DEPTH-1:0];// 定义一个位宽为DATA_WIDTH，深度为DATA_DEPTH的存储器
always@(posedge clk or negedge rst_n) begin 
	if(~rst_n) begin 
		for(i=0;i<DATA_DEPTH;i=i+1)
		mem[i]<=0;
	end 
	else if(cs_n==1'b0 & wrena_n==1'b0 )//片选和写信号均低有效
	mem[wraddr_a]<=wrdata_a; //写入
end 
always@(posedge clk or negedge rst_n)begin 
	if(~rst_n)begin 
	rddata<=0;
	end 
	else if(cs_n==1'b0 & rdenb_n==1'b0)begin 
	rddata<=mem[rdaddr_b];
	end
	else 
	rddata<=rddata;
end 
assign rddata_b=rddata;
endmodule

重点：
1、代码的参数化设计，调用时更加灵活。
2、存储器的声明与初始化

testbench仿真测试：

`timescale 1 ns/ 1 ps
module double_ram_tb(
	);
// input type  ---> reg 
// output type ---> wire
reg clk;
reg rst_n;
reg cs_n;
reg [15:0]wrdata_a;
reg [7:0] wraddr_a;
reg wrena_n;
reg [7:0]rdaddr_b;
reg rdenb_n;
wire [15:0]rddata_b;
//参数化调用	
double_ram #(	.ADDR_WIDTH(7), 
					.DATA_WIDTH(16), 
					.DATA_DEPTH(128)) 
double_ram_u0
(
	.clk(clk),
	.rst_n(rst_n),
	.cs_n(cs_n),//片选信号，低有效
	// A port write signals 
	.wrdata_a(wrdata_a),
	.wraddr_a(wraddr_a),
	.wrena_n(wrena_n),
	// B port read signals 
	.rdaddr_b(rdaddr_b),
	.rdenb_n(rdenb_n),
	.rddata_b(rddata_b)
);
//generate clk 
always # 10 clk=~clk;
initial begin 
	clk=1'b1;
	rst_n=1'b0;
	cs_n=1'b1;
	wrena_n=1'b1;
	wraddr_a=0;
	wrdata_a=0;
	rdenb_n=1'b1;
	rdaddr_b=0;
	#50
	rst_n=1'b1;
	cs_n=1'b0;
	#10
	wrena_n=1'b0;
	repeat (127)begin 
		@(posedge clk )begin 
		wraddr_a=wraddr_a+1;
		wrdata_a=wrdata_a+1;
		end 
	end 
	#35
	wrena_n=1'b1;
	rdenb_n=1'b0;
	repeat (127)begin 
		@(posedge clk )begin 
		rdaddr_b=rdaddr_b+1;
		end 
	end 
	#50
	rdenb_n=1'b1;	
   cs_n = 1'b1;
   #100 $stop;
end	
endmodule

先向RAM中写入128个数据，然后再读出来，写入和读出一样，需要注意的时读出的数据延时一拍（因为读时使用触发器在时钟上升沿读出），至此同步双端口RAM IP已实现，下面实现异步双端口RAM IP。

二、用Verilog实现一个异步双端口ram，深度128，位宽16bit
A口写入，B口读出。支持片选，读写请求，要求代码可综合。
设计框图：

verilog 代码实现：

module double_ram(
	rst_n,
	cs_n,//片选信号，低有效
	//A port write signals 
	clk_a,
	wrdata_a,
	wraddr_a,
	wrena_n,
	//B port read signals 
	clk_b,
	rdaddr_b,
	rdenb_n,
	rddata_b);

parameter ADDR_WIDTH=7;
parameter DATA_WIDTH=16;
parameter DATA_DEPTH=128;
input clk_a;     // input signal  default type wire 
input clk_b;
input rst_n;
input cs_n;

input [DATA_WIDTH-1:0]wrdata_a;
input [ADDR_WIDTH-1:0]wraddr_a;
input wrena_n;

input [ADDR_WIDTH-1:0]rdaddr_b;
input rdenb_n;
output [DATA_WIDTH-1:0]rddata_b;

reg    [DATA_WIDTH-1:0]rddata;
integer i;
reg [DATA_WIDTH-1:0] mem [DATA_DEPTH-1:0];// 定义一个位宽为DATA_WIDTH，深度为DATA_DEPTH的存储器
always@(posedge clk_a or negedge rst_n) begin 
	if(~rst_n) begin 
		for(i=0;i<DATA_DEPTH;i=i+1)
		mem[i]<=0;
	end 
	else if(cs_n==1'b0 & wrena_n==1'b0 )//片选和写信号均低有效
	mem[wraddr_a]<=wrdata_a; //写入
end 
always@(posedge clk_b or negedge rst_n)begin 
	if(~rst_n)begin 
	rddata<=0;
	end 
	else if(cs_n==1'b0 & rdenb_n==1'b0)begin 
	rddata<=mem[rdaddr_b];
	end
	else 
	rddata<=rddata;
end 
assign rddata_b=rddata;
endmodule

1、两者的区别只是时钟不同。
2、分别使用同步双端口RAM和异步双端口RAM构造同步FIFO和异步FIFO。
3、仿真只需生成两个不同的时钟即可，有兴趣自己完成。

参考：https://blog.csdn.net/vivid117/article/details/102659951

选择不需要等待的异步交互方式。

哪些情况建议使用同步交互呢？比如银行的转账系统，对数据库的保存操作等等，都
会使用同步交互操作，其余情况都优先使用异步交互。

同步可以避免出现死锁，读脏数据的发生，一般共享某一资源的时候用，如果每个人都有修改权限，同时修改一个文件，有可能使一个人读取另一个人已经删除的内容，就会出错，同步就会按顺序来修改。