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  • 2020-04-05 15:01:57

    0. 功耗源

    功耗的本质是能量耗散。由能量守恒定律可知,能量只能从一种形式转成另一种形式,能量的总量不变。芯片耗散的电能主要转化成热能。如果一颗芯片的功耗过大,容易导致工作时温度过高,造成功能失效,甚至晶体管失效。因此,减小芯片功耗是很重要的一个任务。静态功耗以及动态功耗是两个主要的功耗源。

    1. 动态功耗

    动态功耗来源于:
    (1)当门翻转时,负载电容充电和放电,称为翻转功耗
    (2)pmos和nmos管的串并联结构都导通时的有短路电流,称为短路功耗

    1.1 翻转功耗

    翻转功耗可以用如下公式表示:
    P s w i t c h = α C V D D 2 f P_{switch}=\alpha C V_{DD}^2f Pswitch=αCVDD2f
    α \alpha α 称为活动因子,是电路节点从0跳变至1的概率。时钟的活动因子为1,因为它在每个周期都有上升和下降。大多数数据的活动因子为0.5,每周期只跳变一次。
    C称为负载电容。
    有以下办法可以降低翻转功耗:
    (1)使用门控时钟
    降低活动因子是降低功耗的非常有效的办法,如果一个电路的时钟完全关断,那么它的活动因子和动态功耗将降为0。Verilog在设计寄存器时采用下面写法可以综合成一个带门控的寄存器。

    input reg d;
    always @(posedge clk or negedge resetn) begin
        if(~resetn) 
            q<= 1'b0;
        else if(enable)
            q<= d;
    end
    

    (2) 减小毛刺
    毛刺会增大活动因子,有可能使门的活动因子增加到1以上。

    (3)减小负载电容
    电容来自于电路中的连线以及晶体管。缩短连线长度,良好的平面规划和布局可以使连线电容减小。选择较小的逻辑级数以及较小的晶体管可以减小器件的翻转电容。

    (4)电压域
    动态功耗与电压有平方的关系,降低电源电压可以显著降低功耗。将芯片划分成多个电压域,每个电压域可以根据特定电路的需要进行优化。例如,对于存储器采用高电源电压来保证存储单元的稳定性,对于处理器采用中等大小的电压,对运行速度较低的IO外围电路采用低电压。解决跨电压域信号传输的方法是使用电平转换器

    (5)动态电压调整DVS
    CPU处理不同的任务有不同的性能要求。对于低性能要求的任务,可以使时钟频率降低到足以按预定时间完成任务的最低值,然后使电压降低到该频率下工作所需要的最小值就可以节省大量的能耗。

    在这里插入图片描述

    (6)降低频率
    动态功耗正比于频率,芯片只应当工作在所要求的频率下,不能比所要求的还要快。由前面小结可以,降低频率还可以采用较低的电源电压,大大降低功耗。

    (7)谐振电路
    谐振电路通过使能量在储能元件如电容或电感之间来回传送而不是将能量泄放到来减小翻转功耗。

    1.2 短路功耗

    短路功耗发生在当输入发生翻转时,上拉和下拉网络同时部分导通的时候。如果输入信号翻转速率比较慢,那这两个网络将同时导通较长的一段时间,短路功耗也会比较大,增大负载电容可以减小短路功耗,原因是负载较大时,输出在输入跳变期间只翻转变化很小的一个量。

    短路电流一般为负载电流的10%。当输入边沿变化速度很快时,短路功耗一般只占翻转功耗的2%-10%。

    2. 静态功耗

    静态功耗主要来源于:
    (1)流过截止晶体管的亚阈值泄漏电流(subthreshold leakage)
    (2)流过栅介质的泄漏电流(gate leakage)
    (3)源漏扩散区的p-n节泄漏电流(junction leakage)
    (4)在有比电路中的竞争电流

    在这里插入图片描述

    2.1 亚阈值泄漏电流

    亚阈值泄漏电流是晶体管应当截止时流过的电流。在90nm节点之前,泄漏功耗主要在休眠模式下才考虑,这是因为它与动态功耗相比可以忽略不计。但是在低阈值电压和薄栅氧的纳米工艺中,泄漏电流占到总工作功耗的1/3。

    亚阈值泄漏电流与多种因素有关。提高源极电压或应用一个负的体电压可以减小泄漏。泄漏电流还与温度有关,限制芯片温度对于控制泄漏至关重要。另外,通过两个或更多个串联晶体管的泄漏电流会应堆叠效应(stack effect)而大大减小。例如两输入与非门,两个NMOS堆叠在一起。

    2.2 栅泄漏电流

    栅极泄漏电流发生在一个电压加到栅上时(例如当门导通时)载流子遂穿通过薄栅介质的情况下。泄漏电流与介质厚度有极强的关系。工艺中通过选择合适厚度的介质将栅泄漏电流限制到一个可接受的水平上。泄漏电流还取决于栅极电压。通过使晶体管堆叠起来并使截止晶体管靠近电源/地线可以使栅泄漏电流减小。

    2.3 结泄漏电流

    结泄漏电流发生在源或漏扩散区处在与衬底不同电位的情况下。结泄漏电流与其他泄漏电流相比时通常都很小。

    2.4 竞争电流

    静态CMOS电路没有任何竞争电流,但其他某些电路甚至在静态时本身就会吸取电流。电流模式逻辑和许多模拟电路也会吸取静态电流。这样的电路应该在休眠模式时通过禁止上拉或电流源工作来关断他们。

    2.5 降低静态功耗办法

    (1)电源门控
    减小静态电流最容易的方法就是关断休眠模块的电源。这一技术称为电源门控。
    (2) 多种阈值电压和栅氧厚度
    有选择的应用多种阈值电压可以使具有低Vt晶体管保持性能而又使具有高Vt晶体管的其他路径减少泄漏。
    大多数纳米工艺的逻辑管采用薄栅氧,IO晶体管采用厚的多的栅氧以使它们能够承受较大的电压。
    (3)可变阈值电压
    通过体效应可以调制阈值电压。在休眠模式下应用一个反向体偏置减小泄漏。在工作模式下利用一个正向体偏置来提高性能。
    (4)输入向量控制
    由前面可知,堆叠效应和输入排序会引起亚阈值泄漏和栅泄漏的变化。因此,一个逻辑模块的泄漏与门的输入有关。输入向量控制是当模块置于休眠模式时,应用一组输入图案使模块的泄漏最小。这些输入向量可以通过寄存器上的置位/复位输入端或通过扫描链加入。

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  • 功耗 = 静态功耗 + 动态功耗 = 静态功耗 + 转换功耗 + 短路功耗 2.静态功耗 P_static = V*I_leak,和 电压、漏电流 有关,而漏电流和工艺有关; 电压角度 V: (1)降低工作电压; (2)多电压域; (3)动态...

    目录

    1.功耗

    2.静态功耗

    3.动态功耗

    4.  静态功耗与动态功耗


    1.功耗

    功耗 = 静态功耗 + 动态功耗
            = 静态功耗 + 转换功耗 + 短路功耗
     

    2.静态功耗


    P_static = V*I_leak,和 电压、漏电流 有关,而漏电流和工艺有关;

     电压角度 V:
    (1)降低工作电压;
    (2)多电压域;
    (3)动态电压缩放DVS技术(处理器在不同工作模式下使用不同电压);
    (4)电源关断技术,power-gating;
     
     
    电流角度 I_leak(漏电流):
    (1)使用HVT高阈值晶体管,漏电流小;
    (2)多阈值;

    3.动态功耗

    P_dynamic= k*C*V*V*f + m*V*I_sc,和 电压、负载电容、工作时钟频率、信号翻转率、短
    路电流有关;
            
        电压角度
    (1)降低工作电压;
    (2)多电压域;
    (3)动态电压缩放DVS技术(处理器在不同工作模式下使用不同电压);
    (4)电源关断技术,power-gating;
            
        负载电容角度:与工艺有关
           (1)按比例缩小集成度,降低器件电容;
           (2)多芯片系统中,可以考虑多芯片封装,减低接口间电容;
           (3)合理的布局布线;
     
        工作时钟频率角度
           (1)降低工作频率;
           (2)多时钟域;
           (3)门控时钟,clock gating;
     
        数据翻转率角度
           (1)使用格雷码等状态翻转比较少的编码;
           (2)数据不操作说,保持上次的值,而不是强制置0或者置1;
           (3)使用使能信号、片选信号,减少不必要的切换;


    4.  静态功耗与动态功耗

    0. 功耗源
    功耗的本质是能量耗散。由能量守恒定律可知,能量只能从一种形式转成另一种形式,能量
    的总量不变。芯片耗散的电能主要转化成热能。如果一颗芯片的功耗过大,容易导致工作时
    温度过高,造成功能失效,甚至晶体管失效。因此,减小芯片功耗是很重要的一个任务。静
    态功耗以及动态功耗是两个主要的功耗源。
    1. 动态功耗
    动态功耗来源于:
    (1)当门翻转时,负载电容充电和放电,称为翻转功耗
    (2)pmos和nmos管的串并联结构都导通时的有短路电流,称为短路功耗
    1.1 翻转功耗
    翻转功耗可以用如下公式表示:

    α 称为活动因子,是电路节点从0跳变至1的概率。时钟的活动因子为1,因为它在每个周
    期都有上升和下降。大多数数据的活动因子为0.5,每周期只跳变一次。
    C称为负载电容。
    有以下办法可以降低翻转功耗:
    (1)使用门控时钟
    降低活动因子是降低功耗的非常有效的办法,如果一个电路的时钟完全关断,那么它的活动
    因子和动态功耗将降为0。Verilog在设计寄存器时采用下面写法可以综合成一个带门控的
    寄存器。
     
    (2) 减小毛刺
    毛刺会增大活动因子,有可能使门的活动因子增加到1以上。
     
    3)减小负载电容
    电容来自于电路中的连线以及晶体管。缩短连线长度,良好的平面规划和布局可以使连线电
    容减小。选择较小的逻辑级数以及较小的晶体管可以减小器件的翻转电容。
     
    (4)电压域
    动态功耗与电压有平方的关系,降低电源电压可以显著降低功耗。将芯片划分成多个电压域,
    每个电压域可以根据特定电路的需要进行优化。例如,对于存储器采用高电源电压来保证存
    储单元的稳定性,对于处理器采用中等大小的电压,对运行速度较低的IO外围电路采用低
    电压。解决跨电压域信号传输的方法是使用电平转换器。
     
    (5)动态电压调整DVS
    CPU处理不同的任务有不同的性能要求。对于低性能要求的任务,可以使时钟频率降低到足
    以按预定时间完成任务的最低值,然后使电压降低到该频率下工作所需要的最小值就可以节
    省大量的能耗。
     
    在这里插入图片描述
     
    (6)降低频率
    动态功耗正比于频率,芯片只应当工作在所要求的频率下,不能比所要求的还要快。由前面
    小结可以,降低频率还可以采用较低的电源电压,大大降低功耗
     
    (7)谐振电路
    谐振电路通过使能量在储能元件如电容或电感之间来回传送而不是将能量泄放到来减小翻
    转功耗。
     

    1.2 短路功耗
     
    短路功耗发生在当输入发生翻转时,上拉和下拉网络同时部分导通的时候。如果输入信号翻
    转速率比较慢,那这两个网络将同时导通较长的一段时间,短路功耗也会比较大,增大负载
    电容可以减小短路功耗,原因是负载较大时,输出在输入跳变期间只翻转变化很小的一个量。
     
    短路电流一般为负载电流的10%。当输入边沿变化速度很快时,短路功耗一般只占翻转功耗
    的2%-10%。
    2. 静态功耗
     
    静态功耗主要来源于:
    (1)流过截止晶体管的亚阈值泄漏电流(subthreshold leakage)
    (2)流过栅介质的泄漏电流(gate leakage)
    (3)源漏扩散区的p-n节泄漏电流(junction leakage)
    (4)在有比电路中的竞争电流
     
    在这里插入图片描述
     
    2.1 亚阈值泄漏电流
     
    亚阈值泄漏电流是晶体管应当截止时流过的电流。在90nm节点之前,泄漏功耗主要在休眠
    模式下才考虑,这是因为它与动态功耗相比可以忽略不计。但是在低阈值电压和薄栅氧的纳
    米工艺中,泄漏电流占到总工作功耗的1/3。
     
    亚阈值泄漏电流与多种因素有关。提高源极电压或应用一个负的体电压可以减小泄漏。泄漏
    电流还与温度有关,限制芯片温度对于控制泄漏至关重要。另外,通过两个或更多个串联晶
    体管的泄漏电流会应堆叠效应(stack effect)而大大减小。例如两输入与非门,两个NMOS
    堆叠在一起。
    2.2 栅泄漏电流
     
    栅极泄漏电流发生在一个电压加到栅上时(例如当门导通时)载流子遂穿通过薄栅介质的情
    况下。泄漏电流与介质厚度有极强的关系。工艺中通过选择合适厚度的介质将栅泄漏电流限
    制到一个可接受的水平上。泄漏电流还取决于栅极电压。通过使晶体管堆叠起来并使截止晶
    体管靠近电源/地线可以使栅泄漏电流减小。
    2.3 结泄漏电流
     
    结泄漏电流发生在源或漏扩散区处在与衬底不同电位的情况下。结泄漏电流与其他泄漏电流
    相比时通常都很小。
    2.4 竞争电流
     
    静态CMOS电路没有任何竞争电流,但其他某些电路甚至在静态时本身就会吸取电流。电
    流模式逻辑和许多模拟电路也会吸取静态电流。这样的电路应该在休眠模式时通过禁止上拉
    或电流源工作来关断他们。
    2.5 降低静态功耗办法
     
    (1)电源门控
    减小静态电流最容易的方法就是关断休眠模块的电源。这一技术称为电源门控
    2) 多种阈值电压和栅氧厚度
    有选择的应用多种阈值电压可以使具有低Vt晶体管保持性能而又使具有高Vt晶体管的其
    他路径减少泄漏。
    大多数纳米工艺的逻辑管采用薄栅氧,IO晶体管采用厚的多的栅氧以使它们能够承受较大
    的电压。
    (3)可变阈值电压
    通过体效应可以调制阈值电压。在休眠模式下应用一个反向体偏置减小泄漏。在工作模式下
    利用一个正向体偏置来提高性能。
    (4)输入向量控制
    由前面可知,堆叠效应和输入排序会引起亚阈值泄漏和栅泄漏的变化。因此,一个逻辑模块
    的泄漏与门的输入有关。输入向量控制是当模块置于休眠模式时,应用一组输入图案使模块
    的泄漏最小。这些输入向量可以通过寄存器上的置位/复位输入端或通过扫描链加入。

    参考链接:https://blog.csdn.net/zhong_ethan/article/details/104759746 

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  • Android操作系统提供了唤醒锁机制用于避免系统进入休眠状态.但若存在唤醒锁的误用,将导致设备能耗的加剧并严重影响用户...结合具体实机测试数据,本文提出的检测机制及功耗优化方法,可有效降低功耗,提高用户体验.
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  • RK3399_功耗优化 .pdf

    2020-02-28 15:29:34
    文档中文名称《RK3399_功耗优化 》,英文是Rockchip_RK3399_Introduction_Power_Consumption_Optimization_CN,更新日期为...旨在帮助软件开发工程师优化 RK3399 平台 Android7.1 行业版本的功耗,达到性能和功耗兼顾。
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  • 动态 功耗优化

    千次阅读 2019-09-23 14:43:48
    劳工们虽然触碰不到灵魂,但却不乏探索精神,他们在20%的空间内竭尽所能发挥聪明才智,探寻出了一套优化功耗的方法。下表列出了目前主流的优化功耗的方法及对设计、实现、验证各个环节的影响。论及动态功耗的优化,...

    https://mp.weixin.qq.com/s?__biz=MzUzODczODg2NQ==&mid=2247484666&idx=1&sn=1f3a7301f556468bc1cb0f222a8965e6&chksm=fad26d24cda5e432b8cc785ab56ddfbc73a106cc3f680b5632219244ca1e8b6555bfa7caa7cc&scene=21#wechat_redirect

    https://mp.weixin.qq.com/s/t93z1cIuQIxDLUhsn4eCKg

    于芯片而言,功耗不仅仅是耗能问题,它会严重影响可靠性、性能及成本。而对于手持设备,功耗更是必需要严肃对待的一项性能指标,待机时间与其直接相关。所以功耗在芯片诞生过程中从算法架构到设计实现到封装测试从始至终都是被热切关怀着。老生常谈:芯片80%的功耗都取决于掌控『灵魂』的算法架构部分,『劳工』只有20%的空间可以发挥。

     题外话:最多只有10%的硅农是可以掌握『灵魂』的,剩下那90%就是劳工,他们夜以继日乐此不疲地搬着砖,中间几乎没有通道,一切都取决于最初的决定。那10%都是高山仰止的,驴无法企及,所以只能浅显的论述一下劳工能做的事儿。

     

     

    劳工们虽然触碰不到灵魂,但却不乏探索精神,他们在20%的空间内竭尽所能发挥聪明才智,探寻出了一套优化功耗的方法。下表列出了目前主流的优化功耗的方法及对设计、实现、验证各个环节的影响。论及动态功耗的优化,还是需要从动态功耗的组成及对应的计算公式入手,当工作电压和频率一定时,那优化动态功耗首要的目标就是尽量去减少toggle rate,此外对于internal power 还需要尽量减小输入pin 的transition 跟输出的load,对于负载功耗当然是尽量减小负载电容。基于此大致有如下几种优化动态功耗的方式:

    • clock gating: 到目前为止依旧是最行之有效的办法。

    • multi bit merge:需要库的支持。

    • activity driven power optimize:需要读入activty 文件

    • 多电压域(MSV):需要power intent 支持。

    • 动态电压频率调整(DVFS):需要power intent 支持。

    Clock gating:

     

    clock gating就是通过减小clock tree 的toggle rate来减小动态功耗的,其原理很简单,就是将寄存器D pin上的逻辑映射到clock pin, 通过控制clock 是否翻转来确定寄存器是否锁入新的值。如下一个简单的示例,这样有if 语句的代码在RTL 中比比皆是,这样一段代码对应的电路是 MUX + DFF,MUX 的选择端即是if 语句的『判断条件』,当条件满足时,寄存器锁入新的值,否则寄存器的值不变,对于这样一个电路而言,不论『判断条件』是否满足clock每个周期都会翻转,Post-CTS 后的网标,这条clock path上不只有这组寄存器还有一串buffer/inverter, 所以clock 每翻转一次就会消耗一次功耗,如果让clock 只在需要翻转的时候才去翻转,那动态功耗自然会减少。做法非常简单成熟,成熟工艺的library 中都有glitch free的ICG cell, 综合工具会根据用户的设置自动去完成clock gating 的『映射』或『插入』。即将原始电路中D pin的MUX 映射成clock PIN 的ICG cell, MUX的选择信号即为clock gating 的使能信号。通过这种方式大概可以减少20%左右的动态功耗。

     

     

     

     

    做完clock gating之后一定要用report clock_gating 检查一下插入了多少gating cell, 被gating 掉的比例有多少,及平均节省的toggle rate 是多少。

     

    Multi bit Merge:

     

    据统计芯片内27%的功耗都消耗在clock tree上,树大招风,它成了优化动态功耗的主要攻击目标。除了上面提及的clock gating之外,28nm之后被普遍使用的一种技术就是多比特寄存器,常见的有2/4/6/8 比特。多比特寄存器从以下几方面减小动态功耗:

    • 多比特寄存器内部晶体管的共用使得同等size同样功能的多个单比特寄存器的晶体管数、面积跟内部功耗比对应的一个多比特寄存器大。

    • 目前主流的多比特Scan寄存器,都会把scan chain集成在cell内部,多个比特共用一个SI跟SE,从而节省了scan Pin。

    • sink 点clock buffer 的节省,每个单比特寄存器clock pin 都可能有一个buffer,映射成多比特寄存器后,这些clock buffer就可以省掉。

     

     

    怎么做:

    做multibit merge必须要library 支持,Genus multibit flow 的用户接口非常简单,只要设置一个变量即可,默认Genus multibit merge 是timing driven 的,如果要追求更高的merge ratio, 可以用变量控制让工具做merge 的时候不考虑timing 。

    做完multibit merge 之后可以用命令report multibit inferencing 来check merge 的ratio 及没被merge 的原因

     

    除了seq cell 可以做multibit merge,combinational cell 也可以做multibit merge 只要library 里有对应的cell 就可以做。现在常见的有multibit low power cell, 如多比特level shifter / isolation cell. 

     

     Activity driven power optimize:

    在综合或PR的时候带着真实的activity 文件(仿真波形),做动态功耗优化。通常工具会通过以下几种手段优化动态功耗:

     

     

    怎么做:

    如下是Genus activity driven synthesis 的流程,相对于其它流程,只需要在elaborate 后读入activity 文件即可,需要特别注意的是反标率。

    MSV跟DVFS:

    多电压域(MSV)跟动态电压频率调整(DVFS)都需要library 跟power intent 支持。至于电压域的划分,涉及到整个芯片的电源管理,当然由系统架构的人确定,劳工只要根据划分好的power domain 及定义好的工作状态,完成UPF 的描述,在综合或PR时插入相应的低功耗 cell 并将对应的power 线连好即可。关于低功耗的部分,如1801 coding, CLP check 等后续会单独陈诉。

    转载于:https://www.cnblogs.com/lelin/p/11410141.html

    展开全文
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  • 引言  软件设计中,代码优化是一件非常有意义的事情。... 在功耗优化这个问题上,研究者普遍比较关注硬件功耗优化,应用各种技术想方设法改进硬件的功耗,比如在芯片制造工艺上采用更精细的纳米技术,不断降低芯片
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  • 设计商密SM1、SM2、SM3、SM4模块、专用算法模块和物理噪声源模块,对LED轻量级密码算法芯片消耗功率进行优化,采用门级功耗优化技术降低动态消耗。与未优化前的芯片进行实验对比,结果表明,功耗优化后的LED轻量级...
  • 基于动态频率的芯片面积功耗优化设计.pdf
  • 在新的系统级芯片(SoC)设计中,尤其是对便携式设备而言,对整个系统功耗优化正变得与性能和面积优化同样重要。  有些EDA工具具有门控时钟、降压、降频和减少漏电电流等功能,有些芯片制造商能够提供低功耗库和...

空空如也

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优化动态功耗