精华内容
下载资源
问答
  • 下拉电阻的作用原理

    2020-07-14 14:23:08
    当TTL电路驱动COMS电路时,如果TTL电路输出高电平低于COMS电路最低高电平(一般为3.5V), 这时就需要在TTL输出端接上拉电阻,以提高输出高电平值。
  • 本文主要讲了上拉下拉电阻的作用原理,下面一起来学习一下
  • 上拉、下拉以及对应上拉电阻和下拉电阻的作用原理 一、什么是上拉和下拉电路 上拉(Pull Up )或下拉(Pull Down)电阻两者统称为拉电阻 上拉就是单片机的IO口串联一个电阻到VDD; 下拉就是单片机的IO口串联一个...

    上拉、下拉以及对应上拉电阻和下拉电阻的作用原理

    一、什么是上拉和下拉电路

    上拉(Pull Up )或下拉(Pull Down)电阻两者统称为拉电阻

    • 上拉就是单片机的IO口串联一个电阻到VDD;
    • 下拉就是单片机的IO口串联一个电阻到GND;

    如图所示:
    在这里插入图片描述
    单片机往往可以内部挂载一个电阻,通常io口呈现出高阻态,若不上拉或者下拉io口不能识别当前的状态是高电平还是低电平。

    二、为什么需要上拉与下拉电路

    上拉与下拉电路最基本的作用是:将状态不确定的IO口信号线通过一个电阻将其钳制为一个确定的高电平(上拉)或低电平(下拉),无论它的具体用法如何,这个基本的作用都是相同的,只是在不同应用场合中会对电路中上/下拉电阻的阻值要求有所不同。

    对于三态门电路而言,通常我们认为:

    • 输入管脚和VCC相接,那肯定是高电平;
    • 输入管脚和GND相接,那肯定是低电平;
    • 输入管脚悬空,那肯定是高阻态;(可能是高/低电平输入引脚开关处于断开状态,也可能本来就是规划为于悬空状态的引脚)

    实际情况中当高/低电平输入引脚的开关断开,引脚处于悬空状态下时,由于电路中的电磁感应现象,悬空的管脚上可能会随机地感应出时高时低的电平,而单片机是要求其高/低管脚输入需要有明确的输入信号的,也就是要么高电平1,或者是低电平0。这时候就需要通过上拉或者下拉电路通过一个电阻将输入的IO信号钳制在一个固定的高电平或者低电平上。
    上拉电路讲解:

    • 原理图A:当轻触开关SW1按下时,端口A输入的是低电平,但由于A中没有接上/下拉电路,当轻触开关SW1没有按下时,端口A的输入电平未知。
    • 原理图B:当轻触开关SW5按下时,输入端口B的是低电平,但由于B接了上拉电路,当轻触开关SW5没有按下时,上拉电阻R1决定了输入端口B是高电平,不会存在未知的电平。
      在这里插入图片描述

    下拉电路讲解:

    • 原理图C:当轻触开关SW1按下时,端口C输入的是高电平,但由于C中没有接上/下拉电路,当轻触开关SW1没有按下时,端口C的输入电平未知。
    • 原理图D:当轻触开关SW5按下时,输入端口D的是高电平,但由于D接了下拉电路,当轻触开关SW5没有按下时,上拉电阻R1决定了输入端口D是低电平,不会存在未知的电平。

    在这里插入图片描述

    三、上拉与下拉电路的实际作用讲解

    1、提高电压准位:

    • 当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平(一般为 3.5V),这时就需要在TTL 的输出端接上拉电阻,以提高输出高电平的值。
    • OC 门电路必须加上拉电阻,以提高电平的输出值。

    2、加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。

    3、N/A pin 防静电、防干扰:在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗, 提供泄荷通路,而管脚悬空就比较容易接受外界的电磁干扰。

    4、电阻匹配,抑制反射波干扰:长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

    5、预设空间状态/缺省电位:在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不用这些引脚的时候, 这些输入端下拉接 0 或上拉接 1。在I2C总线等总线上,空闲时的状态是由上下拉电阻获得。

    6、提高芯片输入信号的噪声容限:输入端如果是高阻状态,或者高阻抗输入端处于悬空状态,此时需要加上拉或下拉,以免受到随机电平而影响电路工作。同样如果输出端处于被动状态,需要加上拉或下拉,如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。

    一般来说上拉或下拉电阻的作用是增大电流,加强电路的驱动能力 ,比如说51单片机中的p1口 ,p0口必须接上拉电阻才可以作为IO口使用 ,上拉和下拉的区别是一个为拉电流,一个为灌电流 一般来说灌电流比拉电流要大 ,也就是灌电流驱动能力强一些

    四、为什么需要加上一个电阻,而不直接连接VDD或者GND?

    参考第二节中提供的电路图:

    • A中上拉电路不接电阻:那么当SW1闭合时,VCC到GND这段电路中没有任何负载电阻,那么此时电路短路,电路电流无限大。很容易烧板子!!!!
    • 同理,D中下拉电路不接电阻:那么无论SW5开关是否闭合,尤其是闭合状态下时,VCC会输入一个高电平,而VCC到GND这段电路中没有任何负载电阻,那么此时电路短路,电路电流无限大。很容易烧板子!!!!

    上/下拉电阻阻值的选择原则:

    • 从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
    • 从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
    • 对于高速电路,过大的上拉电阻可能边沿变平缓。
    • 综合考虑以上三点,通常在1k到10k之间选取。

    上/下拉电阻阻值的选择说明:

    1、上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大,此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了,在这里是讨论的是晶体管是开关应用,所以只谈开关方式。找个TTL器件的资料单独看末级就可以了,内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同,低功耗的电阻值大,速度快的电阻值小。
    2、芯片制造商很难满足应用的需要不可能同种功能芯片做许多种,因此干脆不做这个负载电阻,改由使用者自己自由选择外接,所以就出现OC、OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区,对负载电阻要求不高,电阻值小到只要不小到损坏末级晶体管就可以,大到输出上升时间满足设计要求就可,随便选一个都可以正常工作。
    3、一个电路设计是否优秀这些细节也是要考虑的,集电极输出的开关电路不管是开还是关对地始终是通的,晶体管导通时电流从负载电阻经导通的晶体管到地,截止时电流从负载电阻经负载的输入电阻到地,如果负载电阻选择小点功耗就会大,这在电池供电和要求功耗小的系统设计中是要尽量避免的,如果电阻选择大又会带来信号上升沿的延时,因为负载的输入电容在上升沿是通过无源的上拉电阻充电,电阻越大上升时间越长,下降沿是通过有源晶体管放电,时间取决于器件本身。因此设计者在选择上拉电阻值时,要根据系统实际情况在功耗和速度上兼顾。

    五、从IC(MOS工艺)的角度,深入讲解输入/输出引脚上/下拉的作用机制

    1、 对芯片输入管脚:

    • 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V),而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片。并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路,反而无此必要).

    2、对于输出管脚:

    • 对于正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻。
    • 对于OD或OC(漏极开路或集电极开路)型管脚。通常需要外接上拉电阻完成功能实现,此时多个输出可直接相连.
      典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能。

    工作原理讲解:

    在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态,当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻,使输出位于低电平(有效中断状态)。针对MOS电路上下拉电阻阻值以几十至几百K为宜。
    (注: 此回答未涉及TTL工艺的芯片, 也未曾考虑高频PCB设计时需考虑的阻抗匹配, 电磁干扰等效应)
    1、芯片引脚上注明的上拉或下拉电阻, 是指设计在芯片引脚内部的一个电阻或等效电阻. 设计这个电阻的目的, 是为了当用户不需要用这个引脚的功能时, 不用外加元件, 就可以置这个引脚到缺省的状态. 而不会使 CMOS 输入端悬空. 使用时要注意如果这个缺省值不是你所要的, 你应该把这个输入端直接连到你需要的状态。

    2、这个引脚如果是上拉的话, 可以用于 “线或” 逻辑. 外接漏极开路或集电极开路输出的其他芯片. 组成负逻辑或输入. 如果是下拉的话, 可以组成正逻辑 “线或”, 但外接只能是 CMOS 的高电平漏极开路的芯片输出, 这是因为 CMOS 输出的高, 低电平分别由 PMOS 和 NMOS 的漏极给出电流, 可以作成 P 漏开路或 N 漏开路. 而 TTL 的高电平由源极跟随器输出电流, 不适合 “线或”。

    3、TTL 到 CMOS 的驱动或反之, 原则上不建议用上下拉电阻来改变电平, 最好加电平转换电路。 如果两边的电源都是 5 伏, 可以直接连但影响性能和稳定, 尤其是 CMOS 驱动 TTL 时. 两边逻辑电平不同时, 一定要用电平转换. 电源电压 3 伏或以下时, 建议不要用直连更不能用电阻拉电平。

    4、芯片外加电阻由应用情况决定, 但是在逻辑电路中用电阻拉电平或改善驱动能力都是不可行的. 需要改善驱动应加驱动电路. 改变电平应加电平转换电路. 包括长线接收都有专门的芯片。

    注意事项:本文内容为参考书籍或者其它博主的文章所作的个人总结,不作为任何商业用途,如有冲突请私下联系。
    主要参考链接:
    https://mp.weixin.qq.com/s/OuOwLWp_s2b3ADeybT_7Dw
    http://www.360doc.com/content/19/0725/20/42387867_851002315.shtml
    http://www.elecfans.com/d/587459.html

    展开全文
  • 1、上、下拉电阻的作用简单来说,电源到器件引脚上的电阻叫上拉电阻,作用是平时使用该引脚为高电平;地到器件引脚的电阻叫下拉电阻,作用是平时使该引脚为低电平。对于非集电极(或漏极)开路输出型电路(如普通门...
    • 上拉是将不确定信号通过一个电阻钳位在高电平,电阻同时限流作用;
    • 下拉是将不确定信号通过一个电阻钳位在低电平。

    即,电路中加上拉电阻或下拉电阻的目的是确定某个状态电路中的高电平或低电平。

    1、上、下拉电阻的作用

    简单来说,电源到器件引脚上的电阻叫上拉电阻,作用是平时使用该引脚为高电平;地到器件引脚的电阻叫下拉电阻,作用是平时使该引脚为低电平。

    对于非集电极(或漏极)开路输出型电路(如普通门电路,其提升电流和电压的能力是有限的,上拉和下拉电阻主要功能是为集电极开路输出型电路提供输出电流通道。上拉是对器件注入电流,下拉是输出电流;强弱只是上拉或下拉电阻的阻值不同)。此外,作用还有:

    bf03bca03e71f0e2a8ecf72eff9ef481.png
    图1 按键检测的简单电路图
    • 提高电路稳定性,避免引起误动作。图1中的按键如果不通过电阻上拉到高电平,那么在上电瞬间可能就发生误动作,因为在上电瞬间电路引脚电平是不确定的,上拉电阻R的存在保证了其引脚处于高电平状态,就不会发生误动作;
    • 提高输出管脚的带载能力。受其他外围电路的影响,电路在输出高电平时能力不足,达不到VCC状态,这会影响整个系统的正常工作,上拉电阻的存在就可以使管脚的驱动能力增强。

    2、基本原理

    如果拉电阻用于输入信号引脚,通常的作用是将信号线强制箝位至某个电平,以防止信号线因悬空而出现不确定的状态,继而导致系统出现不期望的状态,如图2所示:

    9d009c46afbf8da9d1825d43731437ea.png
    图2 上拉、下拉电阻构造

    在实际应用中,

    的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻,主要取决于电路系统本身的需要,比如,对于高有效的使能控制信号(EN),如果希望电路系统在上电后应处于无效状态,则会使用下拉电阻;假设这个使能信号是用来控制电机的,如果悬空的话,此信号线可能在上电后(或者运行中)受到其他噪声干扰而误触发为高电平,从而导致电机出现不期望的转动,这肯定是所不希望的,此时可以增加一个下拉电阻。相应地,对于低有效的复位控制信号(RST#),希望上电后复位后处于无效状态,则应使用上拉电阻。

    根据拉电阻的阻值大小,可分为强拉或弱拉(weak pull-up/down),芯片内部集成的拉电阻通常都是弱拉(电阻比较大),拉电阻越小则表示电平能力越强(强拉),可以抵抗外部噪声的能力也越强(也就是说,不期望出现的干扰噪声如果要更改强拉的信号电平,则需要的能量也必须相应加强),但是拉电阻越小则相应的功耗也越大,因为正常信号要改变信号线的状态也需要更多的能量,在能量消耗这一方面,拉电阻是绝不会有所偏颇的,如图3所示:

    6bb8358eb2a2cce23765445b1f3cdda8.png
    图3 上/下拉电阻

    对于上拉电阻R1而言,控制信号每次拉低L都会产生VCC/R1的电流消耗(没有上拉电阻则电流为0),相应的,对于下拉电阻R2而言,控制信号每次拉高H也会产生VCC/R2R 电流消耗(本文假设高电平即为VCC)。

    强拉与弱拉之间没有严格说多少欧姆是强弱的分界,一般我们使用的拉电阻都是弱拉,这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。

    强拉电阻的极端就是零欧姆电阻,亦即将信号线直接与电源或地相连接。

    拉电阻作为输出(或输入输出)时牵涉到的知识点会更多一些,但本质的功能也是将电平箝位,最常见的输出上拉电阻出现在开集(Open Collector,OC)或开漏(Open Drain,OD)结构的引脚。

    我们有很多芯片的输出引脚是推挽输出结构(Output Push-Pull),如下图所示(还有一种反相输出的结构,本质也是一样的):

    8ddddf52e28ec0ae5f35b8e35c32ecf8.png
    图4 两种TTL结构

    注:推挽输出结构引脚的特点是:无论引脚输出高电平“H”还是低电平“L”,都有比较强的驱动能力(输入或输出电流能力)!

    当推挽输出结构的控制信号为低电平“L”时,Q1截止Q2导通,电流I1由电源VCC经负载RL与三极管Q2流向公共地,我们称此电流为灌电流(Sink Current),也就是外部电流灌入芯片内部,如图5所示:

    fb674e2bacdb36ef851e8203211312df.png
    图5 灌电流

    相应的,当推挽输出结构的控制信号为高电平“H”时,Q1导通Q2截止,电流I1由电源VCC经三极管Q1与负载RL流向公共地,我们称此电流为拉电流(Source Current),也就是芯片内部可以向外提供的电流(所以称之为“源电源”),从另一个角度讲,也就是外电路可以从芯片中拉走多少电流,如图6所示:

    d1db81d10f148bc54a740ffad469029b.png
    图6 拉电流

    灌电流能力与拉电流能力也称为芯片引脚的驱动能力。

    假定芯片的供电电压为3.3V(忽略晶体管饱和压降),则输出最大电流25mA时,负载RL的值约为132欧姆(3.3V/25mA),如果负载值小于132欧姆,则相应输出电流会更大(超过25mA),但是芯片引脚只能提供最大25mA的电流,因此,输出电平将会下降(老板你只给我2500月薪,我就只能干2500的活,你要我干更多的活得开更多的工资,一个道理)

    一般情况下,这种驱动重负载(小电阻)的电路连接是不会烧毁内部晶体管的,因为内部也是有限流电阻的,换句话讲,就算输出引脚对地短路,输出电流也不会超过最大的驱动能力(除非是不正规的芯片),当然,在实际应用过程中尽量不要超出引脚的驱动能力。

    而OC(OD)的引脚输出结构有所不同(OC结构存在于三极管,而OD结构存在于场效管,下面以OC输出结构为例,OD输出结构的原理是一致的)。

    展开全文
  • 1.上拉电阻的作用功能:将不确定的信号,固定在高电平原理:电阻一端接VCC,一端接引脚(逻辑电平),如图,我的理解是在电路中电阻会分压,电流经过上拉电阻时会产生一个压降,上拉电阻接到的电源电压减去这个压降...

    1.上拉电阻的作用

    6ea1639d1249f265f9313cea9d1a10ba.png

    功能:将不确定的信号,固定在高电平

    原理:电阻一端接VCC,一端接引脚(逻辑电平),如图,我的理解是在电路中电阻会分压,电流经过上拉电阻时会产生一个压降,上拉电阻接到的电源电压减去这个压降就是该IO可以被拉到的电平值,当然,这个上拉电平值必须能够达到逻辑1的下限。上拉电阻应用在引脚低电平有效的时候,这样把引脚的电平设定为低电平的时候,电流会输入引脚,如果没有输入信号则此时I/O状态为1,可以增强IO的驱动能力。

    上拉是对器件注入电流,即灌电流。

    2.下拉电阻的作用:

    a2e963dba806bc311666162ab08e0204.png
    31fd7043eb8388204d63335ac5bcb556.png
    71d158c6244b6ddfd50cddba6bc9e671.png

    功能:将不确定的信号,固定在低电平

    原理:电阻一端接GND,一端接引脚(逻辑电平),如图,我的理解是在电路中电阻会分压,电流经过上拉电阻时会产生一个压降,下拉电阻接到的器件引脚输出电压的会分压,这个下拉电平值必须能够是逻辑低电平0的上限。下拉电阻应用在引脚高电平有效的时候,引脚始终是低电平状态,如果没有输入信号则此时I/O状态为0。

    下拉是从器件输出电流,即拉电流。

    db673cac81e5698933576f008ffbea61.png
    展开全文
  • 上拉、下拉电阻的原理作用

    万次阅读 多人点赞 2019-04-21 00:48:55
    上、下拉电阻的作用: 一般说法是上拉增大电流,下拉电阻是用来吸收电流。 1、当 TTL 电路驱动 CMOS 电路时,如果电路输出的高电平低于 CMOS 电路的最低高电平 (一般为 3.5V), 这时就需要在 TTL...

    概述:

    上拉电阻:将一个不确定的信号(高或低电平),通过一个电阻与电源VCC相连,固定在高电平。

    下拉电阻:将一个不确定的信号(高或低电平),通过一个电阻与地GND相连,固定在低电平。

    上、下拉电阻的作用:

    一般说法是上拉增大电流,下拉电阻是用来吸收电流。

    1、当 TTL 电路驱动 CMOS 电路时,如果电路输出的高电平低于 CMOS 电路的最低高电平 (一般为 3.5V), 这时就需要在 TTL 的输出端接上拉电阻,以提高输出高电平的值。
    2、OC 门电路必须使用上拉电阻,以提高输出的高电平值。
    3、为增强输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
    4、在 CMOS 芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻以降低输入阻抗, 提供泄荷通路。
    5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限,增强抗干 扰能力。
    6、提高总线的抗电磁干扰能力,管脚悬空就比较容易接受外界的电磁干扰。
    7、长线传输中电阻不匹配容易引起反射波干扰,加上、下拉电阻是电阻匹配,有效的抑制 反射波干扰。

    上拉电阻阻值的选择原则:

    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
    3、对于高速电路,过大的上拉电阻可能边沿变平缓。
    综合考虑以上三点,通常在 1K 到 10K 之间选取。对下拉电阻也是类似道理。

    具体使用情况详述

    1、如果拉电阻用于输入信号引脚,通常的作用是将信号线强制箝位至某个电平,以防止信号线因悬空而出现不确定的状态,继而导致系统出现不期望的状态,如下图所示:
    在这里插入图片描述
    在实际应用中,10K欧姆的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻,主要取决于电路系统本身的需要,比如,对于高有效的使能控制信号(EN),我们希望电路系统在上电后应处于无效状态,则会使用下拉电阻。

    假设这个使能信号是用来控制电机的,如果悬空的话,此信号线可能在上电后(或在运行中)受到其它噪声干扰而误触发为高电平,从而导致电机出现不期望的转动,这肯定不是我们想要的,此时可以增加一个下拉电阻。

    而相应的,对于低有效的复位控制信号(RST#),我们希望上电复位后处于无效状态,则应使用上拉电阻。

    2、大多数具备逻辑控制功能的芯片(如单片机、FPGA等)都会集成上拉或下拉电阻,用户可根据需要选择是否打开,STM32单片机GPIO模式即包含上拉或下拉,如下图所示(来自ST数据手册):在这里插入图片描述
    3、根据拉电阻的阻值大小,我们还可以分为强拉或弱拉(weak pull-up/down),芯片内部集成的拉电阻通常都是弱拉(电阻比较大),拉电阻越小则表示电平能力越强(强拉),可以抵抗外部噪声的能力也越强(也就是说,不期望出现的干扰噪声如果要更改强拉的信号电平,则需要的能量也必须相应加强),但是拉电阻越小则相应的功耗也越大,因为正常信号要改变信号线的状态也需要更多的能量,在能量消耗这一方面,拉电阻是绝不会有所偏颇的,如下图所示:在这里插入图片描述
    对于上拉电阻R1而言,控制信号每次拉低L都会产生VCC/R1的电流消耗(没有上拉电阻则电流为0),相应的,对于下拉电阻R2而言,控制信号每次拉高H也会产生VCC/R2R 电流消耗(本文假设高电平即为VCC)

    4、强拉与弱拉之间没有严格说多少欧姆是强弱的分界,一般我们使用的拉电阻都是弱拉,这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。
    强拉电阻的极端就是零欧姆电阻,亦即将信号线直接与电源或地相连接,比如,对于EEPROM存储芯片24C02应用电路,如下图所示:在这里插入图片描述
    其中,E0,E1,E2(地址配置位)在应用中通常都是直接强上拉到电源VCC,或强下拉到GND,因为存储芯片的地址在系统运行过程中是不会再发生变化的,同样,芯片的写控制引脚WC(Write Control)也被强下拉到GND。

    5、拉电阻作为输出(或输入输出)时牵涉到的知识点会更多一些,但本质的功能也是将电平箝位,最常见的输出上拉电阻出现在开集(Open Collector,OC)或开漏(Open Drain,OD)结构的引脚。

    我们有很多芯片的输出引脚是推挽输出结构(Output Push-Pull),如下图所示(还有一种反相输出的结构,本质也是一样的):在这里插入图片描述

    推挽输出结构引脚的特点是:无论引脚输出高电平“H”还是低电平“L”,都有比较强的驱动能力(输入或输出电流能力)!

    当推挽输出结构的控制信号为低电平“L”时,Q1截止Q2导通,电流I1由电源VCC经负载RL与三极管Q2流向公共地,我们称此电流为灌电流(Sink Current),也就是外部电流灌入芯片内部,如下图所示:
    相应的,当推挽输出结构的控在这里插入图片描述制信号为高电平“H”时,Q1导通Q2截止,电流I1由电源VCC经三极管Q1与负载RL流向公共地,我们称此电流为拉电流(Source Current),也就是芯片内部可以向外提供的电流(所以称之为“源电源”),从另一个角度讲,也就是外电路可以从芯片中拉走多少电流,如下图所示:在这里插入图片描述
    6、灌电流能力与拉电流能力也称为芯片引脚的驱动能力。对于任何给定的芯片,引脚的驱动能力都是有限的,如下图所示为STM32单片机的IO引脚电流驱动能力(来自ST数据手册):在这里插入图片描述
    由上表可知,STM32的IO引脚的驱动能力为25mA,负号“-”表示电流的方向,灌与拉的电流方向是相反的(表中SUNK为SINK的过去分词)

    由于芯片引脚的驱动能力都是有限的,如果引脚驱动的负载比较重,将可能导致输出电平不正确(无法输出预定的电平),如下图所示:在这里插入图片描述
    假定芯片的供电电压为3.3V(忽略晶体管饱和压降),则输出最大电流25mA时,负载RL的值约为132欧姆(3.3V/25mA),如果负载值小于132欧姆,则相应输出电流会更大(超过25mA),但是芯片引脚只能提供最大25mA的电流,因此,输出电平将会下降(老板你只给我2500月薪,我就只能干2500的活,你要我干更多的活得开更多的工资,一个道理)

    一般情况下,这种驱动重负载(小电阻)的电路连接是不会烧毁内部晶体管的,因为内部也是有限流电阻的,换句话讲,就算输出引脚对地短路,输出电流也不会超过最大的驱动能力(除非是不正规的芯片),当然,在实际应用过程中尽量不要超出引脚的驱动能力。

    7、OC(OD)的引脚输出结构有所不同(OC结构存在于三极管,而OD结构存在于场效管,下面以OC输出结构为例,OD输出结构的原理是一致的),如下图所示:在这里插入图片描述
    当三极管Q1的驱动控制信号为高电平“H”时,Q1饱和导通,将对应输出引脚拉为低电平“L”,如下图所示:在这里插入图片描述
    但是当控制驱动信号为低电平“L”时,三极管Q1截止,如果没有外部上拉电阻的话,该引脚相当于悬空(高阻态),无法输出高电平,也就是说,OC/OD结构输出的引脚没有拉电流(向外部电路提供电流)能力。因此,我们通常都会将OC/OD引脚通过外接电阻上拉到电源电压VCC,这样引脚输出高电平时的拉电流就直接由电源VCC提供,如下图所示:在这里插入图片描述
    大多数比较器芯片的输出都是OD/OC输出结构,如下图所示(来自TI比较器LM393数据手册):在这里插入图片描述
    很多芯片或模块向外反馈系统状态的信号引脚也是这种结构,这样用户就可以根据电路系统实际需要将电平上拉到对应的电源电压VCC,就可以省略电平转换了,如下图所示(来自东芝步进电机控制芯片TB6560数据手册):在这里插入图片描述
    I2C(Inter Integrated Circuit,内部集成电路)总线也是典型的OD输出结构的应用,如下图所示:在这里插入图片描述
    其中,SCL与SDA都是OD输出结构输出,这样的好处是可以作为双向数据总线(也称“线或Wire-OR”功能)。

    8、如果芯片引脚使用之前描述的推挽结构,则两个或多个芯片的引脚连接时将如下图所示:在这里插入图片描述
    假设如上图所示芯片的输出分别为0与1,则两者直接相互连接后,会有非常大的电流自电源VCC经Q1与Q4到公共地,虽然大多数情况下不至于烧芯片,但也会引起很大的功率消耗,同时也会导致数据冲突(芯片1总会试图将数据线拉高,而芯片2则会试图将数据线拉低,我们称之为数据冲突或总线冲突,表示双方都在抢占总线)

    如果使用OC/OD输出结构,则相应的电路如下图所示:在这里插入图片描述
    此时,无论两个芯片的引脚输出什么状态,都不会引起数据冲突,配合各自芯片内部的数据识别电路及仲裁系统,双方都可以主动给另一方发送信息,也就是说,任何一方都可以将信号线拉高或拉低,而不会影响起数据冲突。

    我们所熟悉的51单片机P0口也是OD结构,如下图所示(来自ATMEL单片机AT89C51数据手册):在这里插入图片描述
    这样我们可以使用同一个P0口,再配合多个片选信号即可访问多个外挂的存储芯片。

    前面所述上拉电阻的阻值对输入引脚引起的功耗同样适用于输出拉电阻,因此拉电阻不宜太小,但在输出信号速度比较快的电路下,拉电阻也不宜太大,如下图所示为I2C总线上拉电阻的参考最大值(来自ST存储芯片 AT24C02数据手册)。在这里插入图片描述
    在总线上总会有些杂散电容CBUS,这些电容与上拉电阻RL形成了一个RC充放电电路,上拉电阻越大则充放电常数越大,这样会把原先比较陡峭的数据边沿变得平缓,如下图所示:在这里插入图片描述
    严重的情况下将导致数据无法正常识别,这样我们只能进一步优化电路参路,或降低通讯的速率。

    以上是拉电阻的一些具体使用介绍,本文参考并转载于:
    https://www.cnblogs.com/sunshine-jackie/p/8413901.html

    展开全文
  • 希望本文能起到抛砖引玉的作用,给大家带来一些帮助。输入电路加入上拉电阻或者下拉电阻非常重要以按键输入为例电路图A没有加入上拉电阻,电路图B加入了上拉电阻,轻触开关没有按下时,输入端口B由于受上拉...
  • 当TTL电路驱动COMS电路时,如果TTL电路输出高电平低于COMS电路最低高电平(一般为3.5V),这时就需要在TTL输出端接上拉电阻,以提高输出高电平值。
  • 拉电阻、下拉电阻的原理作用

    千次阅读 2014-07-05 18:22:39
    1、当TTL电路驱动COMS电路时,如果TTL电路输出高电平低于COMS电路最低高电平(一般为3.5V),这时就需要在TTL输出端接上拉电阻,以提高输出高电平值。3 n9 u- y- K7 q 2、OC门电路必须加上拉电阻,以提高...
  • 电阻在电路中起限制电流的作用。上拉电阻和下拉电阻是经常提到也是经常用到的电阻。在每个系统的设计中都用到了大量的上拉电阻和下拉电阻。在上拉电阻和下拉电阻的电路中,经常有的疑...
  • 上拉下拉电阻定义、作用、阻值选择原则与原理
  • 1.概念上拉电阻:从电源高电平引出的电阻接到输出端。...下拉电阻:和上拉电阻的原理差不多, 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。2.作用1.对...
  • 上下拉电阻的原理作用从最基本的概念上来讲,上拉电阻就是从端口连接到电源上的电阻,将一个不确定的信号钳位在高电平,这个电阻也起到一定的限流作用下拉电阻就是从端口连接到GND的电阻,将不确定的信号钳位在...
  • 上拉电阻是通过一个电阻来连接电源的做法。 通过上接一个电阻,获得来自电源通过电阻的电流,使得输出电流变大,再...下拉电阻通过一个电阻连接地端。 通过下拉一个电阻,将输出的电流分流到一些到地,降低电平。 ...
  • 前边似乎我们很多次提到了上拉电阻,下拉电阻,具体到底什么样电阻算是上下拉电阻,上下拉电阻都有何作用呢?上拉电阻就是将不确定信号通过一个电阻拉到高电平,同时此电阻也起到一个限流作用,下拉就是下拉到低...
  • 上拉电阻就是将不确定信号通过一个电阻拉到高电平,同时...经一个电阻到 GND,也就是下拉电阻,那么相应引脚就是一个低电平。上拉电阻应用很多,都可以起到什么作用呢?我们现在主要先了解最常用以下 4 点:O...
  • 最近发现好多网友在使用上拉电阻和下拉电阻时出现问题,主要原因还是对上拉下拉电阻的作用和工作原理不了解造成的。从网上转来一篇有关上下拉电阻的总结文章,供大家参考。[声明] 本文内容来自于网络,如涉及版权...
  • 上拉电阻、下拉电阻的理解

    千次阅读 2017-03-22 21:35:44
    参考文档芯片的IO PAD单元,一般都有上拉电阻、下拉电阻的选项。 自己的理解如下所述。上拉电阻 上图,是截取网络的图片,方便说明。IO PAD的上拉电阻原理,与之类似。 上拉下拉是针对输出引脚来说的,上拉的作用...
  • 上拉电阻与下拉电阻

    2020-11-05 17:39:28
    前言:在一张原理图中无论时上拉还是下拉都是非常普遍的,转载此文章,可以很快的理解上拉电阻与下拉电阻的原理与作用。 如果还没有理解,可以参考上拉与下拉的原理与应用 2者共同的作用是:避免电压的...
  • 上拉电阻的原理

    2020-11-03 15:26:08
    在上拉电阻和下拉电阻的电路中,经常有的疑问是:上拉电阻为何能上拉?下拉电阻为何能下拉?下拉电阻旁边为何经常会串一个电阻? 简单概括为:电源到器件引脚上的电阻叫上拉电阻,作用是平时使该引脚为高电平,地到...
  • 上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。 同理,下拉也是将不确定的信号通过一个电阻钳位在低电平。 上拉是对器件输入电流,下拉是...3下拉电阻和上拉电阻的原理差不多, 只是拉到...
  • 本文的目地是让大家清楚GPIO的几种配置,GPIO内部结构通常是什么样,上拉、下拉电阻的作用,拉电 流、灌电流是什么有助于遇到问题时进行硬件分析,而不是讲怎么配置寄存器实现引脚功能。 先思考以下几个问题 1.IO口...
  • 上拉和下拉的作用

    万次阅读 2017-09-20 17:10:30
    1.上拉电阻的作用 功能:将不确定的信号,固定在高电平 原理:电阻一端接VCC,一端接引脚(逻辑电平),如图,我的理解是在电路中电阻会分压,电流经过上拉电阻时会产生一个压降,上拉电阻接到的电源电压减去这...

空空如也

空空如也

1 2 3 4
收藏数 73
精华内容 29
关键字:

下拉电阻的作用原理