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  • 乒乓操作

    2020-09-22 08:53:02
    乒乓操作 bleauchat2019-04-08 10:33:442960收藏9 分类专栏:verilog基础 版权 “乒乓操作”是一个常常应用于数据流控制的处理技巧,典型的乒乓操作方法如图所示。 乒乓操作的处理流程为:输入数据流通过...

    乒乓操作

     

    bleauchat 2019-04-08 10:33:44  2960  收藏 9

    分类专栏: verilog基础

    版权

    “乒乓操作”是一个常常应用于数据流控制的处理技巧,典型的乒乓操作方法如图所示。

    典型的乒乓操作方法

    乒乓操作的处理流程为:输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区,数据缓冲模块可以为任何存储模块,比较常用的存储单元为双口RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。在第一个缓冲周期,将输入的数据流缓存到“数据缓冲模块1”;在第2个缓冲周期,通过“输入数据选择单元”的切换,将输入的数据流缓存到“数据缓冲模块2”,同时将“数据缓冲模块1”缓存的第1个周期数据通过“输入数据选择单元”的选择,送到“数据流运算处理模块”进行运算处理;在第3个缓冲周期通过“输入数据选择单元”的再次切换,将输入的数据流缓存到“数据缓冲模块1”,同时将“数据缓冲模块2”缓存的第2个周期的数据通过“输入数据选择单元”切换,送到“数据流运算处理模块”进行运算处理。如此循环。

    乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换,将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操作模块当做一个整体,站在这个模块的两端看数据,输入数据流和输出数据流都是连续不断的,没有任何停顿,因此非常适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线式算法,完成数据的无缝缓冲与处理。

    乒乓操作的第二个优点是可以节约缓冲区空间。比如在WCDMA基带应用中,1个帧是由15个时隙组成的,有时需要将1整帧的数据延时一个时隙后处理,比较直接的办法是将这帧数据缓存起来,然后延时1个时隙进行处理。这时缓冲区的长度是1整帧数据长,假设数据速率是3.84Mbps,1帧长10ms,则此时需要缓冲区长度是38400位。如果采用乒乓操作,只需定义两个能缓冲1个时隙数据的RAM(单口RAM即可)
      当向一块RAM写数据的时候,从另一块RAM读数据,然后送到处理单元处理,此时每块RAM的容量仅需2560(38400/15)位即可,2块RAM加起来也只有5120位的容量。

    另外,巧妙运用乒乓操作还可以达到用低速模块处理高速数据流的效果。如图所示,数据缓冲模块采用了双口RAM,并在DPRAM后引入了一级数据预处理模块,这个数据预处理可以根据需要的各种数据运算,比如在WCDMA设计中,对输入数据流的解扩、解扰、去旋转等。假设端口A的输入数据流的速率为100Mbps,乒乓操作的缓冲周期是10ms。以下分析各个节点端口的数据速率。

    四种常用FPGA/CPLD设计思想与技巧介绍及乒乓操作案例分析

    A端口处输入数据流速率为100Mbps,在第1个缓冲周期10ms内,通过“输入数据选择单元”,从B1到达DPRAM1。B1的数据速率也是100Mbps,DPRAM1要在10ms内写入1Mb数据。同理,在第2个10ms,数据流被切换到DPRAM2,端口B2的数据速率也是100Mbps,DPRAM2在第2个10ms被写入1Mb数据。在第3个10ms,数据流又切换到DPRAM1,DPRAM1被写入1Mb数据。
      仔细分析就会发现到第3个缓冲周期时,留给DPRAM1读 取数据并送到“数据预处理模块1”的时间一共是20ms。有的工程师困惑于DPRAM1的读数时间为什么是20ms,这个时间是这样得来的:首先,在在第 2个缓冲周期向DPRAM2写数据的10ms内,DPRAM1可以进行读操作;另外,在第1个缓冲周期的第5ms起(绝对时间为5ms时刻), DPRAM1就可以一边向500K以后的地址写数据,一边从地址0读数,到达10ms时,DPRAM1刚好写完了1Mb数据,并且读了500K数据,这个缓冲时间内DPRAM1读了5ms;在第3个缓冲周期的前5ms(绝对时间为20-25ms),可以一边向地址0写数据一边从500K以后的地址读数,又读取了5个ms,所以截止DPRAM1第一个周期存入的数据被完全覆盖以前,DPRAM1最多可以读取20ms时间,而所需读取的数据为1Mb,所以端口C1的数据速率为:1Mb/20ms=50Mbps。因此,“数据预处理模块1”的最低数据吞吐能力也仅仅要求为50Mbps。同理,“数据预处理模块2”的最低数据吞吐能力也仅仅要求为50Mbps。换言之,通过乒乓操作,“数据预处理模块”的时序压力减轻了,所要求的数据处理速率仅仅为输入数据速率的1/2
      通过乒乓操作实现低速模块处理高速数据的实质是:通过DPRAM这种缓存单元实现了数据流的串并转换,并行用“数据预处理模块1”和“数据预处理模块2”处理分流的数据,是面积与速度互换原则的体现!

    简单的乒乓操作,读写用同一个时钟:

    
     
    1. //乒乓操作

    2. //输入数据的存储区域分为buffer1和buffer2,各为256个地址,为了防止读写冲突分为两个状态,state0和state1

    3. //state0读buffer2,写buffer1

    4. //state1读buffer1,写buffer2

    5. //当buffer存满时进行状态切换

    6. module pinpong(clk,rst,din,dout);

    7. input clk;

    8. input rst;

    9. input [7:0] din;

    10. output reg [7:0] dout;

    11.  
    12. reg [7:0] buffer1 [255:0];

    13. reg [7:0] buffer2 [255:0];//定义两块存储区域

    14.  
    15. reg wr_flag;//写标志 wr_flag=0 写buffer1;wr_flag=1 写buffer2

    16. reg rd_flag;//读标志 rd_flag=0 读buffer2;rd_flag=1 读buffer1

    17.  
    18. reg [1:0] cs,ns;//状态

    19. parameter s0=2'b01,s1=2'b10;//两个状态,采用one-hot编码

    20. parameter s0_pos=1'd0,s1_pos=1'd1;//描述有效位在state中的位置

    21. reg [7:0] count;//计数

    22.  
    23. always @(posedge clk)

    24. begin

    25. if(rst)

    26. begin

    27. count <= 0;

    28. end

    29. else

    30. begin

    31. count <= count + 1'd1;

    32. end

    33. end

    34.  
    35. //时序逻辑描述状态转换

    36. always @(posedge clk)

    37. begin

    38. if(rst)

    39. begin

    40. cs <= s0;

    41. end

    42. else

    43. begin

    44. cs <= ns;

    45. end

    46. end

    47. //组合逻辑描述下一个状态

    48. always @(*)

    49. begin

    50. if(rst)

    51. begin

    52. ns = s0;

    53. end

    54. else

    55. begin

    56. case(1'b1)

    57. cs[s0_pos]:ns=(count == 8'hFF)?s1:s0;

    58. cs[s1_pos]:ns=(count == 8'hFF)?s0:s1;

    59. default:ns = s0;

    60. endcase

    61. end

    62. end

    63. //输出逻辑

    64. always @(posedge clk)

    65. begin

    66. if(rst)

    67. begin

    68. wr_flag <= 1'd0;

    69. rd_flag <= 1'd0;

    70. end

    71. else

    72. begin

    73. case(1'b1)

    74. cs[s0_pos]:begin

    75. wr_flag <= 1'd0;//写1读2

    76. rd_flag <= 1'd0;

    77. end

    78. cs[s1_pos]:begin

    79. wr_flag <= 1'd1;//写2读1

    80. rd_flag <= 1'd1;

    81. end

    82. default:begin

    83. wr_flag <= 1'd0;//写1读2

    84. rd_flag <= 1'd0;

    85. end

    86. endcase

    87. end

    88. end

    89. //写

    90. always @(posedge clk)

    91. begin

    92. if(rst)

    93. begin

    94. buffer1[count] <= 8'd0;

    95. buffer2[count] <= 8'd0;

    96. end

    97. else

    98. begin

    99. case(wr_flag)

    100. 1'd0:buffer1[count] <= din;//写1

    101. 1'd1:buffer2[count] <= din;//写2

    102. default:begin

    103. buffer1[count] <= 8'd0;

    104. buffer2[count] <= 8'd0;

    105. end

    106. endcase

    107. end

    108. end

    109. //读

    110. always @(posedge clk)

    111. begin

    112. if(rst)

    113. begin

    114. dout <= 8'd0;

    115. end

    116. else

    117. begin

    118. case(rd_flag)

    119. 1'd0:dout <= buffer2[count];//读2

    120. 1'd1:dout <= buffer1[count];//读1

    121. default: dout <= 8'd0;

    122. endcase

    123. end

    124. end

    125. endmodule

    可以看到输出数据保持连贯性,没有漏掉数据,表明设计正确;

    展开全文
  • 乒乓操作FIFO

    2020-11-04 10:38:46
    乒乓操作是一个无缝的缓存高速数据流的操作,多用于两个单口RAM,可以做到没有数据丢失的高速数据流处理,再FPGA中乒乓操作可以说是它的优势之一 乒乓操作原理: 就是打乒乓球一样,一个球(数据流),两个拍子...

    文章目录

    FIFO乒乓操作:

    乒乓操作是一个无缝的缓存高速数据流的操作,多用于两个单口RAM,可以做到没有数据丢失的高速数据流处理,再FPGA中乒乓操作可以说是它的优势之一


    乒乓操作原理:

    就是打乒乓球一样,一个球(数据流),两个拍子(缓存),两个拍子相互击球(轮流读写数据,写1读2,写2读1)这样就可以做到球不停一直移动(数据流不会停,数据无丢失)。
    在低速处理高速数据流时,可以使用乒乓操作,举个栗子,10M的数据流,用乒乓操作,分流成两个FIFO,一个FIFO的吞吐速度只有原来的一半5M,就可以满足低速的处理方法,处理高速的数据,处理后在用合并成一个10M的数据流,数据就被不丢失且高速的处理过了,top层看起就是10M的处理速度了,(也是经典的FPGA面积换速度的方法之一)。

    示意图
    下面是代码,用的vivado平台的ip:

    `timescale 1ns / 1ps
    
    
    module FIFO_pp(
        input       clk,
        input       _rst,
    
        input  [7:0]     data_in,
        output [7:0]     data_out
    
    
        );
    
    
    
    reg wr_en_1     = 'd0;
    reg rd_en_1     = 'd0;
    wire full_1;
    wire empty_1;
    wire  [7:0] dout_1;
    reg [7:0] in_1  = 'd0;
    reg delay1      = 'd0;
    reg delay2      = 'd0;
    
    reg wr_en_2     = 'd0;
    reg rd_en_2     = 'd0;
    wire full_2;
    wire empty_2;
    wire  [7:0] dout_2;
    reg [7:0] in_2  = 'd0;
    
    // reg [7:0] out_111 = 'd0;
    // reg [7:0] out_222 = 'd0;
    reg [7:0] out = 'd0;
    reg [12:0] cnt = 'd0;
    
    fifo_generator_0 fifo_1(
    .clk(clk),
    .srst(~_rst),
    .din(in_1),
    .full(full_1),
    .prog_full(),
    .wr_en(wr_en_1),
    .empty(empty_1),
    .prog_empty(),
    .dout(dout_1),
    .rd_en(rd_en_1)
    
    );
    fifo_generator_0 fifo_2(
    .clk(clk),
    .srst(~_rst),
    .din(in_2),
    .full(full_2),
    .prog_full(),
    .wr_en(wr_en_2),
    .empty(empty_2),
    .prog_empty(),
    .dout(dout_2),
    .rd_en(rd_en_2)
    
    );
    
    reg [2:0] status_c  = 'd0 ;
    reg [2:0] status_n  = 'd0 ;
    reg [2:0] stand     = 'b000;
    reg [2:0] ready     = 'b111;
    reg [2:0] w1_2kong  = 'b101;
    reg [2:0] w1_r2     = 'd001;
    reg [2:0] w2_r1     = 'd010;
    
    
    
    always @(posedge clk or negedge _rst) begin
        if (!_rst) begin
            status_n <= ready;
        end
        else begin
            status_c <= status_n;
        end
    end
    
    
    always @(posedge clk or negedge _rst) begin
        //status_n = w1_r2 ;
        case(status_c)
        ready: status_n <= w1_r2;
        w1_2kong: if(full_1) status_n <= w2_r1;
        w1_r2: if(full_1||empty_2) status_n <= w2_r1;
        w2_r1: if(full_2||empty_1) status_n <= w1_r2;
        //stand: status_n = ready;     
        endcase
    end
    
    
    always @(posedge clk or negedge _rst) begin
    
        case (status_n)
            ready: begin
                wr_en_1 <= 'd0;
                rd_en_1 <= 'd0;
                wr_en_2 <= 'd0;
                rd_en_2 <= 'd0;
            end
            w1_2kong: begin
                wr_en_1 <= 'd1;
                rd_en_1 <= 'd0;
                wr_en_2 <= 'd0;
                rd_en_2 <= 'd0;
                in_1    <= data_in;
                out     <= 'd0; 
            end
            w1_r2: begin
                wr_en_1 <= 'd1;
                rd_en_1 <= 'd0;
                wr_en_2 <= 'd0;
                rd_en_2 <= 'd1;
                in_1    <= data_in;
                out     <= dout_2;
    
            end
            w2_r1: begin
                wr_en_1 <= 'd0;
                rd_en_1 <= 'd1;
                wr_en_2 <= 'd1;
                rd_en_2 <= 'd0;
                in_2    <= data_in;
                out     <= dout_1;
            end
            default: begin
                wr_en_1 <= 'd0;
                rd_en_1 <= 'd0;
                wr_en_2 <= 'd0;
                rd_en_2 <= 'd0;
            end
        endcase
    
    end
    
    
    
    
    
    
    endmodule

    仿真结果:

    仿真结果

    提示:这里用的正弦波数据测试的:

    仿真结果


    问题分析:

    可以看到,这里虽然数据没有丢,但是接口的数据两个都变成两个时钟周期的了,这里就以写满状态作为的状态转换没有写全,代码还需要做调整,但是整体的流程写出来了,vivado平台的FIFOip使能默认是低电平(可能可以改),用的直接输出就延迟一个时钟周期(First Word Fall Through),用的状态机控制的FIFO。
    理论上,都是用单口RAM做乒乓操作比较好,但是要注意地址的控制,FPGA里FIFO主要缓存数据的,可以边读边写(真双口RAM)不用就浪费了。。。

     

     

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  • 乒乓操作实测源码,颇具实用性。
  • FPGA之乒乓操作

    千次阅读 2020-01-02 23:10:01
    1.乒乓操作原理  乒乓操作是一个主要用于数据流控制的处理技巧,典型的乒乓操作如图所示:  外部输入数据流通过“输入数据选择控制”模块送入两个数据缓冲区中,数据缓冲模块可以为任何存储模块,比较常用的...

    1.乒乓操作原理

      乒乓操作是一个主要用于数据流控制的处理技巧,典型的乒乓操作如图所示:

      外部输入数据流通过“输入数据选择控制”模块送入两个数据缓冲区中,数据缓冲模块可以为任何存储模块,比较常用的存储单元为双口RAM(Dual RAM),SRAM,SDRAM,FIFO等。

     

           在第1个缓冲周期,将输入的数据流缓存到“数据缓冲1”模块,在第2个缓冲周期,“输入数据选择控制”模块将输入的数据流缓存到“数据缓冲2”模块的同时,“输出数据选择控制”模块将“数据缓冲1”模块第一个周期缓存的数据流送到“后续处理”,模块进行后续的数据处理,在第三个缓冲周期,在“输入数据选择控制”模块的再次切换后,输入的数据流缓存到“数据缓冲1”模块,与此同时,“输出数据选择控制”模块也做出切换,将“数据缓冲2”模块缓存的第二个周期的数据送到“后续处理模块”,如此循环。

      这里正是利用了乒乓操作完成数据的无缝缓冲与处理,乒乓操作可以通过“输入数据选择控制”和“输出数据选择控制”按节拍,相互配合地进行来回切换,将经过缓冲的数据流没有停顿的送到“后续处理模块”。

     

      比如将乒乓操作运用在液晶显示的控制模块上,如图所示。

      对于外部接口传输的图像数据,以一帧图像为单位进行SDRAM的切换控制,当SDRAM1缓存图像数据时,液晶显示的是SDRAM2的数据图像;反之,当SDRAM2缓存图像数据时,液晶显示的是SDRAM1的数据图像,如此反复,这样出路的好处在于液晶显示图像切换瞬间完成,掩盖了可能比较缓慢的图像数据流变换过程。

    2.FPGA乒乓操作代码

    2.1 FPGA设计代码

     1 module pingpang
     2     (
     3         input            clk        ,
     4         input            rst_n      ,
     5         input      [7:0] data_in    ,    // 输入数据
     6         output reg [7:0] data_out        // 输出数据
     7     );
     8     
     9 // ------------------------------------------------------ //
    10     reg [7:0]    buffer1    ;    // 缓存1
    11     reg [7:0]    buffer2    ;    // 缓存2
    12     reg          wr_flag    ;    // 写标志,wr_flag=0,写buffer1,wr_flag=1,写buffer2
    13     reg          rd_flag    ;    // 读标志,rd_flag=0,读buffer2,rd_flag=1,读buffer1
    14     reg          state      ;    // 状态机,0:写1读2,1:写2读1,状态转移和输出分开编码
    15 // ------------------------------------------------------ //    
    16     // 状态转移
    17     always @ (posedge clk or negedge rst_n)
    18     begin
    19         if(rst_n == 1'b0)
    20         begin
    21             state <= 'b0;
    22         end
    23         else
    24         begin
    25             state <= !state;
    26             //case(state)
    27             //    1'b0    : state <= 1'b0;    // 写1读2->写2读1
    28             //    1'b1    : state <= 1'b1;    // 写2读1->写1读2
    29             //    default : state <= 1'b0;
    30             //endcase
    31         end
    32     end
    33 // ------------------------------------------------------ // 
    34     // 状态输出
    35     always @ (state)
    36     begin
    37         case(state)
    38             1'b0:
    39             begin
    40                 wr_flag = 1'b0; // 写1
    41                 rd_flag = 1'b0; // 读2
    42             end
    43             1'b1:
    44             begin
    45                 wr_flag = 1'b1; // 写2
    46                 rd_flag = 1'b1; // 读1
    47             end
    48             default:
    49             begin
    50                 wr_flag = 1'b0;
    51                 rd_flag = 1'b0;
    52             end
    53         endcase
    54     end
    55 // ------------------------------------------------------ //  
    56     // 写buffer数据   
    57     always @ (posedge clk or negedge rst_n)
    58     begin
    59         if(rst_n == 1'b0)
    60         begin
    61             buffer1 <= 8'b0;
    62             buffer2 <= 8'b0;
    63         end
    64         else
    65         begin
    66             case(wr_flag)
    67                 1'b0    : buffer1 <= data_in;  // wr_flag = 0,写buffer1
    68                 1'b1    : buffer2 <= data_in;  // wr_flag = 1,写buffer2
    69                 default    :
    70                 begin
    71                     buffer1 <= 8'b0;
    72                     buffer2 <= 8'b0;
    73                 end
    74             endcase
    75         end
    76     end    
    77 // ------------------------------------------------------ // 
    78     // 读buffer数据
    79     always @ (posedge clk or negedge rst_n)
    80     begin
    81         if(rst_n == 1'b0)
    82         begin
    83             data_out <= 8'b0;
    84         end
    85         else
    86         begin
    87             case(rd_flag)
    88                 1'b0    : data_out <= buffer2;   // rd_flag=0,读buffer2
    89                 1'b1    : data_out <= buffer1;   // rd_flag=1,读buffer1
    90                 default : data_out <= 8'b0;
    91             endcase
    92         end
    93     end
    94 // ------------------------------------------------------ //     
    95 endmodule

     

    2.2 FPGA仿真代码

    `timescale 1ns / 1ps
    
    module pingpang_tb();
    
        reg            clk        ;
        reg            rst_n    ;    
        reg    [7:0]    data_in    ;
        
        wire[7:0]    data_out;    
        
        always #10 clk = ~clk;
        
        initial
        begin
            rst_n    <= 1'b0    ;
            clk        <= 1'b0    ;
            #2010;
            rst_n    <= 1'b1    ;
        end
        
        always @(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_in    <= 'd0;
            else
                data_in    <= data_in + 1'b1;
        end
        
        pingpang dut
        (
            .clk            (clk        ),
            .rst_n            (rst_n        ),
            .data_in        (data_in    ),
                         
            .data_out        (data_out    )
        );
        
    endmodule

     

    3.仿真结果

    展开全文
  • 98-FPGA乒乓操作设计.7z

    2021-04-29 23:58:02
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  • fpga两片ram的乒乓操作

    2019-09-20 00:29:54
    两片ram的乒乓操作,quartus 18.1的工程文件,包括testbench。
  • FPGA乒乓操作

    千次阅读 2016-10-18 17:06:56
    乒乓操作是一个主要用于数据流控制的处理技巧,典型的乒乓操作如图1所示。 图1 乒乓操作

    乒乓操作是一个主要用于数据流控制的处理技巧,典型的乒乓操作如图1所示。


    图1 乒乓操作

    外部输入数据流通过“输入数据选择控制”模块送入两个数据缓冲区中,数据缓冲模块可以为任何存储模块,比较常用的存储单元为双口RAM(Dual RAM)、SRAM、SDRAM、FIFO等。

    在第1个缓冲周期,将输入的数据流缓存到“数据缓冲1”模块。在第2个缓冲周期,“输入数据选择控制”模块将输入的数据流缓存到“数据缓冲2”模块的同时,“输出数据选择控制”模块将“数据缓冲1”模块在第1个周期缓存的数据流送到“后续处理”模块进行后续的数据处理。在第3个缓冲周期,在“输入数据选择控制”模块的在此切换后,输入的数据流缓存到“数据缓冲1”模块,与此同时,“输出数据选择控制”模块也做出切换,将“数据缓冲2”模块缓存的第2个周期的数据送到“后续处理”模块。如此不断循环。


    展开全文
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  • DATE: 2021.1.31 文章目录1、参考2、何为乒乓操作? 1、参考 sdram之乒乓操作 CMOS摄像头(4):SDRAM和乒乓操作 2、何为乒乓操作
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乒乓操作