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  • AXI接口

    2019-07-08 10:44:33
    三种AXI4接口类型 AXI4 — 最高性能的接口,适合存储器映射的通信,支持每个地址阶段最高256 个数据传输周期的批量传输。 AXI4-Lite — 这个接口的轻量级版本,用于存储器映射的单次数据通信会话。这个版本的好处是...

    三种AXI4接口类型

    • AXI4 — 最高性能的接口,适合存储器映射的通信,支持每个地址阶段最高256 个数据传输周期的批量传输。
    • AXI4-Lite — 这个接口的轻量级版本,用于存储器映射的单次数据通信会话。这个版本的好处是简化了的接口占用较少的逻辑部分面积。这个版本不支持批量数据,因此只支持每次传输单个数据
    • AXI4-Stream — 它没有地址阶段,因此不是存储器映射,能够做无限制的数据批量大小。为流式数据的传输定义了单个通道,类似图19.1 中的写数据通道(Write Data Channel),不过支持无数量限制的批量传输。连接只能是从主机到从机,所以如果需要双向传输的话,两个外围设备都必须是主机/ 从机兼容类型的

    AXI架构

    图1 显示的是写通道架构,其中地址和控制数据是在发送批量数据之前,从主机传递给从机的,而在完成后则跟随了一个写响应信号。
    在这里插入图片描述
    图2 则显示了一个读的过程,地址和控制在批量的读数据被发送给主机之前先发送。
    在这里插入图片描述

    Xilinx工具中的AXI

    AXI Data FIFO
    在这里插入图片描述
    在这里插入图片描述
    • 写地址通道 — 这个通道中包含的信号的命名格式为s_axi_aw…
    • 写数据通道 — 这个通道中包含的信号的命名格式为s_axi_w…
    • 写响应通道 — 这个通道中包含的信号的命名格式为s_axi_b…
    • 读地址通道 — 这个通道中包含的信号的命名格式为s_axi_ar…
    • 读数据通道 — 这个通道中包含的信号的命名格式为s_axi_r…

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  • axi接口

    2017-02-23 13:36:00
    AXI接口: 读命令发起: ar_id ar_addr ar_size ar_len ar_ready ar_valid 读返回 r_id r_data r_last r_valid r_ready r_resp 写命令: aw_id aw_len aw_size aw_addr aw_ready aw_valid ...

    AXI的接口:

    读命令发起:

    ar_id

    ar_addr

    ar_size

    ar_len

    ar_ready

    ar_valid

    读返回

    r_id

    r_data

    r_last

    r_valid

    r_ready

    r_resp

    写命令:

    aw_id

    aw_len

    aw_size

    aw_addr

    aw_ready

    aw_valid

    写数据:

    w_data

    w_last

    w_ready

    w_valid

    w_strb

    写返回

    b_id

    b_ready

    b_resp

    b_valid

    转载于:https://www.cnblogs.com/lybinger/p/6433081.html

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  • axi接口 ddr3

    2016-01-09 11:11:05
    axi接口 ddr3 xapp739_axi_mpmc
  • AXI接口介绍

    千次阅读 2018-08-27 20:45:17
    更详细的AXI接口介绍:http://www.cnblogs.com/lkiller/p/4773235.html AXI全称Advanced eXtensible Interface,是...在ZYNQ中继续使用,版本是AXI4,所以我们经常会看到AXI4.0,ZYNQ内部设备都有AXI接口。其实AXI...

    更详细的AXI接口介绍:http://www.cnblogs.com/lkiller/p/4773235.html

    AXI全称Advanced eXtensible Interface,是Xilinx从6系列的FPGA开始引入的一个接口协议,主要描述了主设备和从设备之间的数据传输方式。在ZYNQ中继续使用,版本是AXI4,所以我们经常会看到AXI4.0,ZYNQ内部设备都有AXI接口。其实AXI就是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)的一个部分,是一种高性能、高带宽、低延迟的片内总线,也用来替代以前的AHB和APB总线。第一个版本的AXI(AXI3)包含在2003年发布的AMBA3.0中,AXI的第二个版本AXI(AXI4)包含在2010年发布的AMBA 4.0之中。

    AXI协议具有如下特点:
    . 总线的地址/控制和数据通道是分离的;
    . 支持不对齐的数据传输;
    . 在突发数据传输中只需要首地址;
    . 同时具有分离读/写数据通道;
    . 支持显著传输访问和乱序访问;
    . 更加容易进行时序收敛

    AXI4包含三种接口:
    . AXI4——For high-performance memory-mapped requirements.
    . AXI4-Lite——For simple, low-throughput memory-mapped communication (for example, to and from control and status registers).
    . AXI4-Stream——For high-speed streaming data.

    从上面的描述可以看出,AXI4协议相当于原来的AHB协议,提供高速的系统内部互连通道,可以支持burst模式,主要用于处理器访问存储等需要高速数据的场合;AXI4-Lite为外设童工单个数据传输,相当于原来的APB协议,用于访问一些低速外设;AXI4-Stream接口就像FIFO一样,数据传输的时候不需要地址,而是主从设备直接连续读写数据,主要用于如视频、高速AD、PCIe、DMA接口等需要高速数据传输的场合,跟Xilinx原来的Local Link协议类似。

    AXI Interconnect
    AXI协议严格的讲是一个点对点的主从接口协议,当多个外设需要互相交互数据时,我们需要加入一个AXI Interconnect模块,也就是AXI互联矩阵,作用是提供将一个或多个AXI主设备连接到一个或多个AXI从设备的一种交换机制(有点类似于交换机里面的交换矩阵)。Xilinx为我们提供了实现这种互联矩阵的IP核axi_interconnect_1,在前面的例子中,我们在XPS中可以看到。这个IP核最多可以支持16个主设备、16个从设备,如果需要更多的接口,可以多加入几个IP核。关于AXI Interconnect更多的知识,可参考Xilinx官方文档DS768。

    AXI4和AXI4-Lite接口包含5个不同的通道:
    . Read Address Channel
    . Write Address Channel
    . Read Data Channel
    . Write Data Channel
    . Write Response Channel

    其中每个通道都是一个独立的AXI握手协议。下面两个图分别显示了读和写的模型:

     

     

    ZYNQ中的AXI接口共有9个,主要用于PS与PL的互联,包含以下三个类型:
    . AXI_ACP接口,是ARM多核架构下定义的一种接口,中文翻译为加速器一致性端口,用来管理DMA之类的不带缓存的AXI外设,PS端是Slave接口。
    . AXI_HP接口,是高性能/带宽的AXI3.0标准的接口,总共有四个,PL模块作为主设备连接。主要用于PL访问PS上的存储器(DDR和On-Chip RAM)
    . AXI_GP接口,是通用的AXI接口,总共有四个,包括两个32位主设备接口和两个32位从设备接口。

     

    其实,在具体设计中我们往往不需要在连接这个地方做太多工作,就像上一个例子中,我们加入IP核以后,系统会自动使用AXI接口将我们的IP核与处理器连接起来,我们只需要再做一点补充就可以了。不过,这部分概念还是了解比较好。

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  • FPGA实现MIG控制器AXI接口设计,实现DDR突发传输,调试OK,适用于大项目中DDR控制使用。
  • AXI接口设计注意事项

    2018-07-08 11:01:03
    AXI接口设计注意事项 1、AXI2MEM转换接口设计 AXI2MEM转换接口需要将来自PCIE的AXI信号(时钟为250MHz或者500MHz)转换成100MHz时钟的MEM接口。MEM接口用于SOC总线主端口,用于读写芯片内部模块或者配置寄存器。...

     

     

    AXI接口设计注意事项

    1、AXI2MEM转换接口设计

    AXI2MEM转换接口需要将来自PCIE的AXI信号(时钟为250MHz或者500MHz)转换成100MHz时钟的MEM接口。MEM接口用于SOC总线主端口,用于读写芯片内部模块或者配置寄存器。

    2、要点1:能者多劳,快时钟域做复杂处理,满时钟域做简单处理。

    快时钟域周期短,为了提高速率,尽量将复杂处理放在快时钟域完成。如AXI转MEM接口,假如写数据需要8个周期,这8个周期可以分配在250/500MHz的时钟,也可以合理分配在100MHz的时钟。为了提高传输速率,此时我们就应该将更多的处理周期分配在250/500MHz时钟。 5个250/500MHz周期操作+3个100MH周期 的速率肯定大于3个250/500MHz周期操作+5个100MHz周期的速率。

    3、要点2:接收端响应有多快,发送端才能发多快,尽量优化响应周期

     AXI3和AXI4总线是有写响应通道的,写数据完成后才能进行写响应操作。AXI转换接口的写响应周期限制了数据发送端的发送速率。如果AXI转换接口写响应周期长,此时接收端的PCIE接收到的响应周期较长,接收端的PCIE接收未完成的请求数量是有限制的,因此当接收端未完成请求数量达到上限时,AXI转换接口处理一个写响应,发送端PCIE才能继续发送一个写请求,所以尽量优化响应速率,减少响应周期。

    4、要点3:模块复位信号采用芯片上电复位power_on_reset,

     AXI转MEM模块和soc总线要求采用由芯片上电复位信号驱动的复位,因为是配置soc总线,所以要求芯片上电就可以使用。

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  • Vivado中AXI接口简介

    千次阅读 2018-08-28 15:41:43
    1、AXI简介 AXI(Advanced eXtensible Interface)协议主要描述了主设备(Master)和从设备(Slave)之间的数据传输方式,主设备和从设备之间通过握手信号建立连接。...2、接口标准 AXI协议,包括3...
  • 该技术文章来源于Xilinx中文论坛 “Xilinx 产品设计与功能调试技巧 “ 板块,更多内容请访问 https://forums.xilinx.com/cn 此次转载已获授权,如需转载,...赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AX...
  • 文件名称: AXI_MIG下载 收藏√ [5 4 3 2 1]开发工具: VHDL文件大小: 730 KB上传时间: 2013-04-09下载次数: 15提 供 者: 王小玲详细说明:ISE生成的AXI接口的MIG,内存控制器,语言:verilog-ISE generated the AXI ...

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