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动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种半导体存储器,主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。由于在现实中晶体管会有漏电电流的现象,导致电容上所存储的电荷数量并不足以正确的判别数据,而导致数据毁损。因此对于DRAM来说,周期性地充电是一个无可避免的要件。由于这种需要定时刷新的特性,因此被称为“动态”存储器。相对来说,静态存储器(SRAM)只要存入数据后,纵使不刷新也不会丢失记忆。 展开全文
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种半导体存储器,主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。由于在现实中晶体管会有漏电电流的现象,导致电容上所存储的电荷数量并不足以正确的判别数据,而导致数据毁损。因此对于DRAM来说,周期性地充电是一个无可避免的要件。由于这种需要定时刷新的特性,因此被称为“动态”存储器。相对来说,静态存储器(SRAM)只要存入数据后,纵使不刷新也不会丢失记忆。
信息
特    点
将数据保持很短的时间
作    用
数据存取
中文名
动态随机存取存储器
外文名
Dynamic Random Access Memory
动态随机存取存储器简介
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种半导体存储器,主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。由于在现实中晶体管会有漏电电流的现象,导致电容上所存储的电荷数量并不足以正确的判别数据,而导致数据毁损。因此对于DRAM来说,周期性地充电是一个无可避免的要件。由于这种需要定时刷新的特性,因此被称为“动态”存储器。相对来说,静态存储器(SRAM)只要存入数据后,纵使不刷新也不会丢失记忆。与SRAM相比,DRAM的优势在于结构简单——每一个比特的数据都只需一个电容跟一个晶体管来处理,相比之下在SRAM上一个比特通常需要六个晶体管。正因这缘故,DRAM拥有非常高的密度,单位体积的容量较高因此成本较低。但相反的,DRAM也有访问速度较慢,耗电量较大的缺点。与大部分的随机存取存储器(RAM)一样,由于存在DRAM中的数据会在电力切断以后很快消失,因此它属于一种易失性存储器(volatile memory)设备。 [1] 
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  • DRAM Timing 在本中,我们将详细的介绍各个操作的时序。 1. Overview 如上图所示,SDRAM 的相关操作在内部大概可以分为以下的几个阶段: Command transport and decode 在这个阶段,Host 端会通过 Command Bus 和...

    DRAM Timing

    在本中,我们将详细的介绍各个操作的时序。

    1. Overview

    在这里插入图片描述
    如上图所示,SDRAM 的相关操作在内部大概可以分为以下的几个阶段:

    1. Command transport and decode

      在这个阶段,Host 端会通过 Command Bus 和 Address Bus 将具体的 Command 以及相应参数传递给 SDRAM。SDRAM 接收并解析 Command,接着驱动内部模块进行相应的操作。

    2. In bank data movement

      在这个阶段,SDRAM 主要是将 Memory Array 中的数据从 DRAM Cells 中读出到 Sense Amplifiers,或者将数据从 Sense Amplifiers 写入到 DRAM Cells。

    3. In device data movement

      这个阶段中,数据将通过 IO 电路缓存到 Read Latchs 或者通过 IO 电路和 Write Drivers 更新到 Sense Amplifiers。

    4. System data transport

      在这个阶段,进行读数据操作时,SDRAM 会将数据输出到数据总线上,进行写数据操作时,则是 Host 端的 Controller 将数据输出到总线上。

    在上述的四个阶段中,每个阶段都会有一定的耗时,例如数据从 DRAM Cells 搬运到 Read Latchs 的操作需要一定的时间,因此在一个具体的操作需要按照一定时序进行。

    同时,由于内部的一些部件可能会被多个操作使用,例如读数据和写数据都需要用到部分 IO 电路,因此多个不同的操作通常不能同时进行,也需要遵守一定的时序。

    此外,某些操作会消耗很大的电流,为了满足 SDRAM 设计上的功耗指标,可能会限制某一些操作的执行频率。

    基于上面的几点限制,SDRAM Controller 在发出 Command 时,需要遵守一定的时序和规则,这些时序和规则由相应的 SDRAM 标准定义。在后续的小节中,我们将对各个 Command 的时序进行详细的介绍。

    2. 时序图例

    后续的小节中,我们将通过下图类似的时序图,来描述各个 Command 的详细时序。
    在这里插入图片描述
    上图中,Clock 信号是由 SDRAM Controller 发出的,用于和 DRAM 之间的同步。在 DDRx 中,Clock 信号是一组差分信号,在本文中为了简化描述,将只画出其中的 Positive Clock。

    Controller 与 DRAM 之间的交互,都是以 Controller 发起一个 Command 开始的。从 Controller 发出一个 Command 到 DRAM 接收并解析该 Command 所需要的时间定义为 tCMD,不同类型的 Command 的 tCMD 都是相同的。

    DRAM 在成功解析 Command 后,就会根据 Command 在内部进行相应的操作。从 Controller 发出 Command 到 DRAM 执行完 Command 所对应的操作所需要的时间定义为 tParam。不同类型的 Command 的 tParam 可能不一样,相同 Command 的 tParam 由于 Command 参数的不同也可能会不一样。

    3. Row Active Command

    在进行数据的读写前,Controller 需要先发送 Row Active Command,打开 DRAM Memory Array 中的指定的 Row。Row Active Command 的时序如下图所示:
    在这里插入图片描述
    Row Active Command 可以分为两个阶段:

    3.1 Row Sense

    Row Active Command 通过地址总线指明需要打开某一个 Bank 的某一个 Row。

    DRAM 在接收到该 Command 后,会打开该 Row 的 Wordline,将其存储的数据读取到 Sense Amplifiers 中,这一时间定义为 tRCD(RCD for Row Address to Column Address Delay)。

    DRAM 在完成 Row Sense 阶段后,Controller 就可以发送 Read 或 Write Command 进行数据的读写了。这也意味着,Controller 在发送 Row Active Command 后,需要等待 tRCD 时间才能接着发送 Read 或者 Write Command 进行数据的读写。

    3.2 Row Restore

    由于 DRAM 的特性,Row 中的数据在被读取到 Sense Amplifiers 后,需要进行 Restore 的操作(细节请参考 DRAM Storage Cell 文中的描述)。Restore 操作可以和数据的读取同时进行,即在这个阶段,Controller 可能发送了 Read Command 进行数据读取。

    DRAM 接收到 Row Active Command 到完成 Row Restore 操作所需要的时间定义为 tRAS(RAS for Row Address Strobe)。
    Controller 在发出一个 Row Active Command 后,必须要等待 tRAS 时间后,才可以发起另一次的 Precharge 和 Row Access。

    4. Column Read Command

    Controller 发送 Row Active Command 并等待 tRCD 时间后,再发送 Column Read Command 进行数据读取。
    数据 Burst Length 为 8 时的 Column Read Command 时序如下图所示:
    在这里插入图片描述
    Column Read Command 通过地址总线 A[0:9] 指明需要读取的 Column 的起始地址。DRAM 在接收到该 Command 后,会将数据从 Sense Amplifiers 中通过 IO 电路搬运到数据总线上。

    DRAM 从接收到 Command 到第一组数据从数据总线上输出的时间称为 tCAS(CAS for Column Address Strobe),也称为 tCL(CL for CAS Latency),这一时间可以通过 mode register 进行配置,通常为 3~5 个时钟周期。

    DRAM 在接收到 Column Read Command 的 tCAS 时间后,会通过数据总线,将 n 个 Column 的数据逐个发送给 Controller,其中 n 由 mode register 中的 burst length 决定,通常可以将 burst length 设定为 2、4 或者 8。

    开始发送第一个 Column 数据,到最后一个 Column 数据的时间定义为 tBurst。

    5. Column Write Command

    Controller 发送 Row Active Command 并等待 tRCD 时间后,再发送 Column Write Command 进行数据写入。数据 Burst Length 为 8 时的 Column Write Command 时序如下图所示:
    在这里插入图片描述
    Column Write Command 通过地址总线 A[0:9] 指明需要写入数据的 Column 的起始地址。Controller 在发送完 Write Command 后,需要等待 tCWD (CWD for Column Write Delay) 时间后,才可以发送待写入的数据。tCWD 在一些描述中也称为 tCWL(CWL for Column Write Latency)

    tCWD 在不同类型的 SDRAM 标准有所不同:
    在这里插入图片描述
    DRAM 接收完数据后,需要一定的时间将数据写入到 DRAM Cells 中,这个时间定义为 tWR(WR for Write Recovery)。

    6. Precharge Command

    在 DRAM Storage Cell 章节中,我们了解到,要访问 DRAM Cell 中的数据,需要先进行 Precharge 操作。相应地,在 Controller 发送 Row Active Command 访问一个具体的 Row 前, Controller 需要发送 Precharge Command 对该 Row 所在的 Bank 进行 Precharge 操作。

    下面的时序图描述了 Controller 访问一个 Row 后,执行 Precharge,然后再访问另一个 Row 的流程。
    在这里插入图片描述
    DRAM 执行 Precharge Command 所需要的时间定义为 tRP(RP for Row Precharge)。Controller 在发送一个 Row Active Command 后,需要等待 tRC(RC for Row Cycle)时间后,才能发送第二个 Row Active Command 进行另一个 Row 的访问。

    从时序图上我们可以看到,tRC = tRAS + tRP,tRC 时间决定了访问 DRAM 不同 Row 的性能。在实际的产品中,通常会通过降低 tRC 耗时或者在一个 Row Cycle 执行尽可能多数据读写等方式来优化性能。

    NOTE:
    在一个 Row Cycle 中,发送 Row Active Command 打开一个 Row 后,Controller 可以发起多个 Read 或者 Write Command 进行一个 Row 内的数据访问。这种情况下,由于不用进行 Row 切换,数据访问的性能会比需要切换 Row 的情况好。
    在一些产品上,DRAM Controller 会利用这一特性,对 CPU 发起的内存访问进行调度,在不影响数据有效性的情况下,将同一个 Row 上的数据访问汇聚到一直起执行,以提供整体访问性能。

    7. Row Refresh Command

    一般情况下,为了保证 DRAM 数据的有效性,Controller 每隔 tREFI(REFI for Refresh Interval) 时间就需要发送一个 Row Refresh Command 给 DRAM,进行 Row 刷新操作。DRAM 在接收到 Row Refresh Command 后,会根据内部 Refresh Counter 的值,对所有 Bank 的一个或者多个 Row 进行刷新操作。

    DRAM 刷新的操作与 Active + Precharge Command 组合类似,差别在于 Refresh Command 是对 DRAM 所有 Bank 同时进行操作的。下图为 DRAM Row Refresh Command 的时序图:
    在这里插入图片描述
    DRAM 完成刷新操作所需的时间定义为 tRFC(RFC for Refresh Cycle)。

    tRFC 包含两个部分的时间,一是完成刷新操作所需要的时间,由于 DRAM Refresh 是同时对所有 Bank 进行的,刷新操作会比单个 Row 的 Active + Precharge 操作需要更长的时间;tRFC 的另一部分时间则是为了降低平均功耗而引入的延时,DRAM Refresh 操作所消耗的电流会比单个 Row 的 Active + Precharge 操作要大的多,tRFC 中引入额外的时延可以限制 Refresh 操作的频率。

    8. Read Cycle

    一个完整的 Burst Length 为 4 的 Read Cycle 如下图所示:
    在这里插入图片描述
    9. Read Command With Auto Precharge
    DRAM 还可以支持 Auto Precharge 机制。在 Read Command 中的地址线 A10 设为 1 时,就可以触发 Auto Precharge。此时 DRAM 会在完成 Read Command 后的合适的时机,在内部自动执行 Precharge 操作。

    Read Command With Auto Precharge 的时序如下图所示:
    在这里插入图片描述
    Auto Precharge 机制的引入,可以降低 Controller 实现的复杂度,进而在功耗和性能上带来改善。

    10. Additive Latency

    在 DDR2 中,又引入了 Additive Latency 机制,即 AL。通过 AL 机制,Controller 可以在发送完 Active Command 后紧接着就发送 Read 或者 Write Command,而后 DRAM 会在合适的时机(延时 tAL 时间)执行 Read 或者 Write Command。时序如下图所示:
    在这里插入图片描述
    在这里插入图片描述
    Additive Latency 机制同样是降低了 Controller 实现的复杂度,在功耗和性能上带来改善。

    11. DRAM Timing 设定

    上述的 DRAM Timing 中的一部分参数可以编程设定,例如 tCAS、tAL、Burst Length 等。这些参数通常是在 Host 初始化时,通过 Controller 发起 Load Mode Register Command 写入到 DRAM 的 Mode Register 中。DRAM 完成初始化后,就会按照设定的参数运行。

    展开全文
    weixin_42238387 2021-01-04 22:22:08
  • DRAM Device 本文以 SDR SDRAM 为例,描述 DRAM Device 与 Host 端的接口,以及其内部的其他模块,包括 Control Logic、IO、Row & Column Decoder 等。 1. SDRAM Interface SDR SDRAM 是 DRAM 的一种,它与 Host...

    DRAM Device

    本文以 SDR SDRAM 为例,描述 DRAM Device 与 Host 端的接口,以及其内部的其他模块,包括 Control Logic、IO、Row & Column Decoder 等。

    1. SDRAM Interface

    SDR SDRAM 是 DRAM 的一种,它与 Host 端的硬件接口如下图所示:
    在这里插入图片描述
    总线上各个信号的描述如下表所示:
    在这里插入图片描述

    1.1 SDRAM Operations

    Host 与 SDRAM 之间的交互都是由 Host 以 Command 的形式发起的。一个 Command 由多个信号组合而成,下面表格中描述了主要的 Command。

    在这里插入图片描述

    1.1.1 Active

    Active Command 会通过 BA[1:0] 和 A[12:0] 信号,选中指定 Bank 中的一个 Row,并打开该 Row 的 wordline。在进行 Read 或者 Write 前,都需要先执行 Active Command。

    1.1.2 Read

    Read Command 将通过 A[12:0] 信号,发送需要读取的 Column 的地址给 SDRAM。然后 SDRAM 再将 Active Command 所选中的 Row 中,将对应 Column 的数据通过 DQ[15:0] 发送给 Host。

    Host 端发送 Read Command,到 SDRAM 将数据发送到总线上的需要的时钟周期个数定义为 CL。

    1.1.3 Write

    Write Command 将通过 A[12:0] 信号,发送需要写入的 Column 的地址给 SDRAM,同时通过 DQ[15:0] 将待写入的数据发送给 SDRAM。然后 SDRAM 将数据写入到 Actived Row 的指定 Column 中。

    SDRAM 接收到最后一个数据到完成数据写入到 Memory 的时间定义为 tWR (Write Recovery)。

    1.1.4 Precharge

    在进行下一次的 Read 或者 Write 操作前,必须要先执行 Precharge 操作。(具体的细节可以参考 DRAM Storage Cell 章节)

    Precharge 操作是以 Bank 为单位进行的,可以单独对某一个 Bank 进行,也可以一次对所有 Bank 进行。如果 A10 为高,那么 SDRAM 进行 All Bank Precharge 操作,如果 A10 为低,那么 SDRAM 根据 BA[1:0] 的值,对指定的 Bank 进行 Precharge 操作。

    SDRAM 完成 Precharge 操作需要的时间定义为 tPR。

    1.1.5 Auto-Refresh

    DRAM 的 Storage Cell 中的电荷会随着时间慢慢减少,为了保证其存储的信息不丢失,需要周期性的对其进行刷新操作。

    SDRAM 的刷新是按 Row 进行,标准中定义了在一个刷新周期内(常温下 64ms,高温下 32ms)需要完成一次所有 Row 的刷新操作。

    为了简化 SDRAM Controller 的设计,SDRAM 标准定义了 Auto-Refresh 机制,该机制要求 SDRAM Controller 在一个刷新周期内,发送 8192 个 Auto-Refresh Command,即 AR, 给 SDRAM。

    SDRAM 每收到一个 AR,就进行 n 个 Row 的刷新操作,其中,n = 总的 Row 数量 / 8192 。
    此外,SDRAM 内部维护一个刷新计数器,每完成一次刷新操作,就将计数器更新为下一次需要进行刷新操作的 Row。

    一般情况下,SDRAM Controller 会周期性的发送 AR,每两个 AR 直接的时间间隔定义为 tREFI = 64ms / 8192 = 7.8 us。

    SDRAM 完成一次刷新操作所需要的时间定义为 tRFC, 这个时间会随着 SDRAM Row 的数量的增加而变大。

    由于 AR 会占用总线,阻塞正常的数据请求,同时 SDRAM 在执行 refresh 操作是很费电,所以在 SDRAM 的标准中,还提供了一些优化的措施,例如 DRAM Controller 可以最多延时 8 个 tREFI 后,再一起把 8 个 AR 同时发出。

    1.1.6 Self-Refresh

    Host 还可以让 SDRAM 进入 Self-Refresh 模式,降低功耗。在该模式下,Host 不能对 SDRAM 进行读写操作,SDRAM 内部自行进行刷新操作保证数据的完整。通常在设备进入待机状态时,Host 会让 SDRAM 进入 Self-Refresh 模式,以节省功耗。

    1.2 Address Mapping

    SDRAM Controller 的主要功能之一是将 CPU 对指定物理地址的内存访问操作,转换为 SDRAM 读写时序,完成数据的传输。
    在实际的产品中,通常需要考虑 CPU 中的物理地址到 SDRAM 的 Bank、Row 和 Column 地址映射。下图是一个 32 位物理地址映射的一个例子:
    在这里插入图片描述

    2. SDRAM 内部结构

    如图所示,DRAM Device 内部主要有 Control Logic、Memory Array、Decoders、Reflash Counter 等模块。在后续的小节中,将逐一介绍各个模块的主要功能。
    在这里插入图片描述

    2.1 Control Logic

    Control Logic 的主要功能是解析 SDRAM Controller 发出的 Command,然后根据具体的 Command 做具体内部模块的控制,例如:选中指定的 Bank、触发 refresh 等的操作。

    Control Logic 包含了 1 个或者多个 Mode Register。该 Register 中包含了时序、数据模式等的配置。

    2.2 Row & Column Decoder

    Row Decoder 的主要功能是将 Active Command 所带的 Row Address 映射到具体的 wordline,最终打开指定的 Row。同样 Column Decoder 则是把 Column Address 映射到具体的 csl,最终选中特定的 Column。

    2.3 Memory Array

    Memory Array 是存储信息的主要模块,具体细节可以参考 DRAM Memory Orgization 章节的描述。

    2.4 IO

    IO 电路主要是用于处理数据的缓存、输入和输出。其中 Data Latch 和 Data Register 用于缓存数据,DQM Mask Logic 和 IO Gating 等则用于输入输出的控制。

    2.5 Refresh Counter

    Refresh Counter 用于记录下次需要进行 refresh 操作的 Row。在接收到 AR 或者在 Self-Refresh 模式下,完成 一次 refresh 后,Refresh Counter 会进行更新。

    3. 不同类型的 SDRAM

    目前市面上在使用的 DRAM 主要有 SDR、DDR、LPDDR、GDDR 这几类,后续小节中,将对各种类型的 DRAM 进行简单的介绍。

    3.1 SDR 和 DDR

    SDR(Single Data Rate) SDRAM 是第一个引入 Clock 信号的 DRAM 产品,SDR 在 Clock 的上升沿进行总线信号的处理,一个时钟周期内可以传输一组数据。

    DDR(Double Data Rate) SDRAM 是在 SDR 基础上的一个更新。DDR 内部采用 2n-Prefetch 架构,相对于 SDR,在一个读写周期内可以完成 2 倍宽度数据的预取,然后在 Clock 的上升沿和下降沿都进行数据传输,最终达到在相同时钟频率下 2 倍于 SDR 的数据传输速率。(更多 2n-Prefetch 相关的细节可以参考 《Micron Technical Note - General DDR SDRAM Functionality》文中的介绍)

    Prefetch 的基本原理如下图所示。在示例 B 中,内部总线宽度是 A 的两倍,在一次操作周期内,可以将两倍于 A 的数据传输到 Output Register 中,接着外部 IO 电路再以两倍于 A 的频率将数据呈现到总线上,最终实现两倍 A 的传输速率。

    在这里插入图片描述
    DDR 后续还有 DDR2、DDR3、DDR4 的更新,基本上每一代都通过更多的 Prefetch 和更高的时钟频率,达到 2 倍于上一代的数据传输速率。

    在这里插入图片描述
    Transfer Rate (MT/s) 为每秒发生的 Transfer 的数量,一般为 Bus Clock 的 2 倍 (一个 Clock 周期内,上升沿和下降沿各有一个 Transfer)
    Internal rate (MHz) 则是内部 Memory Array 读写的频率。由于 SDRAM 采用电容作为存储介质,由于工艺和物理特性的限制,电容充放电的时间难以进一步的缩短,所以内部 Memory Array 的读写频率也受到了限制,目前最高能到 266.67 MHz,这也是 SDR 到 DDR 采用 Prefetch 架构的主要原因。
    Memory Array 读写频率受到限制,那就只能在读写宽度上做优化,通过增加单次读写周期内操作的数据宽度,结合总线和 IO 频率的增加来提高整体传输速率。

    3.2 LPDDRx

    LPDDR,即 Low Power DDR SDRAM,主要是用着移动设备上,例如手机、平板等。相对于 DDR,LPDDR 采用了更低的工作电压、Partial Array Self-Refresh 等机制,降低整体的功耗,以满足移动设备的低功耗需求。

    3.3 GDDRx

    GDDR,即 Graphic DDR,主要用在显卡设备上。相对于 DDR,GDDR 具有更高的性能、更低的功耗、更少的发热,以满足显卡设备的计算需求。

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    weixin_42238387 2021-01-04 21:56:19
  • 2006 Development of New TiN/ZrO2/Al2O3/ZrO2/TiN Capacitors Extendable ...为DRAM电容介质提出了全新的研究方向。 通过控制温度来控制晶相,将非晶AlO、T相ZrO制作为新型介质薄膜。因为主要贡献点是EOT很低的新型

    2006

    Development of New TiN/ZrO2/Al2O3/ZrO2/TiN Capacitors Extendable to 45nm Generation DRAMs Replacing HfO2 based Dielectrics IEDM

    从单层HfO薄膜过渡到堆叠结构,第一次提出ZAZ的结构,并在45nm工艺节点进行了可靠性验证。为DRAM电容介质提出了全新的研究方向。

    通过控制温度来控制晶相,将非晶AlO、T相ZrO制作为新型介质薄膜。因为主要贡献点是EOT很低的新型薄膜,通过三个I_V曲线描述漏电性能,XRD表明晶相,C_V测算K值得到优越性能。最后还通过“浴缸图”、良率比较图等大数据证明其可靠性。


    Tetragonal Phase Stabilization by Doping as an Enabler of Thermally Stable HfO2 based MIM and MIS Capacitors for sub 50nm Deep Trench DRAM IEDM

    首次表明,通过四价(Si)和三价(Y,Gd)掺杂剂控制HfO2的结晶相,可以稳定其四方相,显著提高电容等效厚度(EOT)。(沟槽电容)、45nm工艺节点。

    2007

    Carbon / high-k Trench Capacitor for the 40nm DRAM Generation VLSI

    奇梦达、trench,碳作高k电容电极、隔离层。40nm

    韦博分布——龙老师擅长。

    可以看作新思路。

    2008

    Al-Doped TiO2 Films with Ultralow Leakage Currents for Next Generation DRAM Capacitors ADVANCED MATERIALS

    Al掺杂TiO2超低漏电流薄膜。内有XSP测试,有原理解释。可作为Si掺参考。


    0.5 nm EOT low leakage ALD SrTiO3 on TiN MIM capacitors for DRAM applications IEDM

    本文首次记录了在TiN底电极上用低温(250摄氏度)ALD沉积STO,通过改善其前驱材料和工艺,得到了低漏电的薄膜。

    通过工艺设置Si-rich、Ti-rich、标准三种薄膜,得出Si-最佳的结果。还摸索出最佳退火温度。工艺创新,让最有潜力的材料可与便宜的TiN电极共同生长。对后续STO应用在DRAM中贡献很大。

    2009

    Scalability of TiN/HfAlO/TiN MIM DRAM Capacitor to 0.7-nm-EOT and Beyond IEDM

    通过各个角度验证了HfO的优越性(然而现在主流并不用),主要是理论推导,teff-K、qφB0-K等。大量理论+少许实验,结论存疑,但能自洽。

    2010

    Enabling 3X nm DRAM: Record low leakage 0.4 nm EOT MIM capacitors with novel stack engineering IEDM

    30nm,新型stackDRAM。本文运用了超薄Ru氧化工艺,在TIN上加了一层thin Ru改善了性能。主要是提出了不同的堆叠方式,各种材料的堆叠结构开始发展。


    Recent Innovations in DRAM Manufacturing IEEE

    4x节点开始上市,通过采用双层电容器、高k介质和提高源/漏等技术实现。

    是一篇综述类文章,与电容关系不大,但可纵观产业。


    Capacitors with an Equivalent Oxide Thickness of < 0.5 nm for Nanoscale Electronic Semiconductor Memory ADVANCED MATERIALS

    新前驱体在TiN电极上形成了薄、均匀、密度更高的Ru和RuO层。金红石结构的tio2和al掺杂的tio2薄膜由于在二元氧化物中具有极高的介电常数,可能会填补ZAZ和srtio3 MIM电容器之间的空隙,其中都需RuO作为底电极。

    还有一些对电极的工艺改良,可以一看。


    Structure and property changes of ZrO2/Al2O3/ZrO2 laminate induced by low-temperature NH3 annealing applicable to metal–insulator–metal capacitor Thin Soild Films

    对ZAZ进行480℃低温NH3退火。N确实可以加入到介质层板中,导致ZrO2层中出现四方向立方的相变和小晶粒。N化可减少杂质,改善形貌。

    对ZAZ的工艺改进,可以研究下机理。


    Theoretical Screening of Candidate Materials for DRAM Capacitors and Experimental Demonstration of a Cubic-Hafnia MIM Capacitor TED

    采用TiN电极的立方HfO2是一种很有前途的DRAM候选材料。插入AlO层改善漏电。漏电机制由氧空位决定。

    从漏电出发拉踩STO,提出相同EOT最小的漏电由HfO提供,在此基础上制备了al掺杂HfO2和TiN的MIM电容器。分析可借鉴。


    A Novel Cylinder-Type MIM Capacitor in Porous Low-k Film (CAPL) for Embedded DRAM with Advanced CMOS Logics IEDM

    CAPL,感觉是集成领域的,目前参考价值不大。

    2011

    Towards 1X DRAM: Improved leakage 0.4 nm EOT STO-based MIMcap and explanation of leakage reduction mechanism showing further potential VLSI

    对0.4nmEOT的STO MIM 进行了改进,主要为了减少漏电,采用一种Ru/RuOx/TiOx/Sr-rich STO/TiN的结构。并得到结论,漏电是由STO中的氧空位缺陷引起的,RuO可以在结晶过程中改善消除甚至逆转电极附近的氧空位缺陷。

    各种J-V图,能带原理分析图。


    Advanced capacitor dielectrics: towards 2x nm DRAM IEEE

    介绍富Sr (Sr/(Sr + Ti) ~ 62%)钛酸锶(STO)、金红石型TiO2等高级电容介质的介电常数均大于60的电学特性数据。

    另提出了一种基于平面金属-绝缘体-金属(MIM)系统的实用电容模型。偏综述类


    A High-Performance, High-Density 28nm eDRAM Technology with High-K/Metal-Gate IEDM

    高K金属栅用于eDRAM,HKMG CMOS兼容(低热低充电过程)高k MIM电容,具有极低泄漏。研究T的,关联不大可以了解。


    Improved EOT and leakage current for metal–insulator–metal capacitor stacks with rutile TiO2 Microelectronic Engineering

    以RuO2/Ru为底电极,金红石TiO2为介质,TiN为上电极形成的MIMCAP结构。在TiO2原子层沉积(ALD)过程中,需要臭氧(O3)作为氧化剂,以获得金红石相(介电常数> 80),而用H2O得到锐钛矿型TiO2(介电常数40)。

    2012

    Reliability of SrRuO3/SrTiO3/SrRuO3 Stacks for DRAM Applications EDL

    SrRuO3/SrTiO3/SrRuO3栈在DRAM应用中的可靠性研究,对比CET,电流与时间关系等,可靠性方面不失为高校研究的好方向。


    The structural andelectrical characterization of a HfErOx dielectric for MIM capacitor DRAM applications Microelectronic Engineering

    新材料HfErOx。稀土元素掺杂HfO2可以降低金属绝缘体硅(MIS)电容器[8]的漏电流,提高k值(Er掺杂浓度大概为15%)。

    TEM表征、XRD确认、C-V、J-V性能分析,CET对比。值得研究。

    2013

    The Novel Stress Simulation Method for Contemporary DRAM Capacitor Arrays IEEE

    富锶钛酸锶和金红石氧化钛薄膜的陷阱辅助泄漏中提取了有效电子隧穿质量,并与由假想能带结构第原理计算得到的理论值进行了比较。讨论了薄膜的最佳取向和化学计量学对隧道的影响。 偏理论,可仔细研究。


    Considerations for further scaling of metal– insulator–metal DRAM capacitors JVST

    2014

    Low leakage Ru-strontium titanate-Ru metal-insulator-metal capacitors for sub-20 nm technology node in dynamic random access memory APL

    Ru/STO/Ru堆栈,通过控制Sr/Ti比和晶粒尺寸,采用非均相TiO2/STO基纳米层叠沉积和两步结晶退火,实现了MIMCAPs等效氧化层厚度、漏电流密度(Jg)和STO物理厚度的降尺度。

    多步退火。


    Leakage Control in 0.4-nm EOT Ru/SrTiOx/Ru Metal-Insulator-Metal Capacitors: Process Implications EDL

    Ru/SrTiOx/Ru泄漏控制:工艺影响。上电极材料和沉积技术以及沉积后退火是控制上电极负偏压和正偏压泄漏的关键参数。没什么出众数据(?

    2015

    Sub-0.5 nm Equivalent Oxide Thickness Scaling for Si-Doped Zr1−xHfxO2 Thin Film without Using Noble Metal Electrode ACS

    Si掺杂的ZHO体系分析!与研究方向高度重合!Si掺杂有助于稳定四方向,提高k值。

    XRD验证表征、确定结构,Z与H比例改变,探究最佳。Hf的含量对器件k值也有很大的影响。注意本文表征解释部分。


    20nm DRAM: A new beginning of another revolution IEDM

    提出了蜂窝结构(HCS)和空气间隔技术。估计都是产业界在用的技术。主张不使用光刻机生产。前言部分站在产业角度纵观,值得一读。

    2016

    Nonvolatile Random Access Memory and Energy Storage Based on Antiferroelectric Like Hysteresis in ZrO2 ADVANCED MATERIALS

    反铁电随机存取存储器的概念证明,讲NRAM中ZrO的应用,注重极化角度,目前关系不大。


    Conduction barrier offset engineering for DRAM capacitor scaling Solid-State Electronics

    IPE检测,与漏电有关。描述ZAZ层的制作过程,给出详细的泄漏特性描述,表征结果和参数提取方法。


    Low leakage ZrO2 based capacitors for sub 20 nm dynamic random access memory technology nodes JAP

    将ZAZ层间材料由Al2O3改为SrO和顶部电极材料由TiN改为Pt。这两种方法结合得到的电容等效厚度值为0.47 。可以参考吧。


    Extraction of the Defect Distributions in DRAM Capacitor Using I–V and C–V Sensitivity Maps EDL

    利用I-V和C-V灵敏度图提取DRAM电容中的缺陷分布。灵敏图??

    2017

    Novel Approach for the Reduction of Leakage Current Characteristics of 20 nm DRAM Capacitors With ZrO2–Based High-k Dielectrics EDL

    可通过去除电容外部杂质硼和氢,减少电容器形成后的热量预算,消除泄漏电流的退化,而不改变电容器的结构或材料。

    提出了三种降低电容器漏电流退化的方法。


    Investigation of ultrathin Pt/ZrO2eAl2O3eZrO2/TiN DRAM capacitors Schottky barrier height by internal photoemission spectroscopy Current Applied Physics

    内发射光谱法研究超薄Pt/ZrO2eAl2O3eZrO2/TiN DRAM电容器的肖特基势垒高度,Pt/ZAZ/TiN叠层中Pt/ZAZ和ZAZ/TiN界面的SBH分别为2.77 eV和2.18 eV。上电极/氧化物和下电极/氧化物界面的SBH差异与Pt和TiN的功函数差异以及给定介质的亚隙缺陷态特征(密度和能量)有关。结合器件级的IPE实验分析和薄膜级的紫外光电子能谱和光谱椭偏分析,提出了带结构模型。


    Doped Hf0.5Zr0.5O2 for high efficiency integrated supercapacitors APL

    我们将10 nm厚的Hf0.5Zr0.5O2 (HZO)二元薄膜掺杂Al或Si (Al或Si掺杂HZO)。添加的掺杂剂提供了从铁电特性到反铁电特性的明显转变。

    与课题关系密切。

    2018

    High-performance (EOT<0.4nm, Jg~10-7A/cm2) ALD-deposited Ru\SrTiO3 stack for next generations DRAM pillar capacitor IEDM

    Ru\SrTiO3新型堆栈结构,数据图好看值得借鉴。

    EDS测成分?


    1-T Capacitorless DRAM Using Laterally Bandgap Engineered Si-Si:C Heterostructure Bipolar I-MOS for Improved Sensing Margin and Retention Time IEEE

    电学特性,仿真。数字电路。


    New Method for Reduction of the Capacitor Leakage Failure Rate Without Changing the Capacitor Structure or Materials in DRAM Mass Production TED

    新方法降漏电(与2017类似)。减少B杂质。杂质运用原子探针层析技术测量。

    电介质泄漏失效测试、电阻失效测试、可靠性结果也能通过。(20nm)


    Simultaneous improvement of the dielectric constant and leakage currents of ZrO2 dielectrics by incorporating a highly valent Ta5+ element† JMC

    ZrO2电介质加入高价Ta5+元素,由于Zr被Ta取代和VO的降低而引起的原子排列的变化增强了立方相的结晶度,使ZrO2薄膜的摩尔体积减小。

    2019

    Controlling the Electrical Characteristics of ZrO2/Al2O3/ ZrO2 Capacitors by Adopting a Ru Top Electrode Grown via Atomic Layer Deposition PSS

    采用原子层沉积法生长Ru顶电极控制ZrO2/Al2O3/ ZrO2电容器的电特性。为应对ZAZ厚度减小后漏电的增加,将TE从TiN换成Ru。工艺详细。


    Scaling the Equivalent Oxide Thickness by Employing a TiO2 Thin Film on a ZrO2–Al2O3-Based Dielectric for Further Scaling of Dynamic Random Access Memory PSS

    新型结构ZAT,比传统ZAZ性能好。C-V、J-V都有进步。


    Recent advances in the understanding of high-k dielectric materials deposited by atomic layer deposition for dynamic random-access memory capacitor applications JMR

    就谈论和建议。电容材料方面的综述!!


    A Sensitivity Map-Based Approach to Profile Defects in MIM Capacitors From I–V, C–V, and G–V Measurements TED

    又是基于I-V、C-V、J-V方面的灵敏度图。


    Influence of Etch Profiles on the Leakage Current and Capacitance of 3-D DRAM Storage Capacitors ISSN

    刻蚀轮廓对三维DRAM存储电容器漏电流和电容的影响。仿真!可以仔细瞅瞅。


    Trap-Assisted DRAM Row Hammer Effect EDL

    Hammer效应。仿真!单电荷阱的三维TCAD模拟,我们发现了DRAM滚锤效应机理的直接证据。结果与之前报道的实验结果吻合良好。


    Dielectric Enhancement of Atomic Layer-Deposited Al2O3/ZrO2/Al2O3 MIM Capacitors by Microwave Annealing NRL

    ZAZ微波退火。1400 W、5 min的微波退火条件下,ZrO2的介电常数提高到41.9(提高了40%),衬底温度低于400℃,与线工艺的后端兼容。

    2020

    Double-Gate Junctionless 1T DRAM With Physical Barriers for Retention Improvement TED

    双门无结1T DRAM与物理屏障的保留改进。对T的改善。


    High-kHfxZr1-xO2 Ferroelectric Insulator by Utilizing High Pressure Anneal TED

    HZO结构,高压退火。还有Z与H比例调节。


    Anti-ferroelectric HfxZr1-xO2 Capacitors for High-density 3-D Embedded-DRAM IEDM

    高密度三维嵌入式dram用反铁电HfxZr1-xO2电容器。P-V图的。

    2021

    105× Endurance Improvement of FE-HZO by an Innovative Rejuvenation Method for 1z Node NV-DRAM Applications VLSI

    可靠性。铁电原理解释的透彻,亮点在于Pr的再生方法。

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    qq_47245131 2021-10-12 10:54:57
  • 按照存储信息的不同,随机存储器又分为静态随机存储器(Static RAM,SRAM)和动态随机存储器(Dynamic RAM,DRAM)。 SRAMS RAM(Static RAM,静态随机存储器),不需要刷新电路,数据不会丢失,而且,一般不是行列...

    存储器类型分析本文为设计类容为存储器类型分析,大部分资料来源于网络,经过个人整理形成本文档,希望对大家有所帮助。-- flyownway

    存储器介绍

    存储器(Memory)是计算机系统中的记忆设备,用来存放程序和数据。计算机中全部信息,包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。它根据控制器指定的位置存入和取出信息。有了存储器,计算机才有记忆功能,才能保证正常工作。

    按用途存储器可分为主存储器(内存)和辅助存储器(外存),也有分为外部存储器和内部存储器的分类方法。

    外存通常是磁性介质或光盘等,能长期保存信息。内存指主板上的存储部件,用来存放当前正在执行的数据和程序,但仅用于暂时存放程序和数据,关闭电源或断电,数据会丢失。

    构成

    构成存储器的存储介质,目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元,它可存储一个二进制代码。由若干个存储元组成一个存储单元,然后再由许多存储单元组成一个存储器。 一个存储器包含许多存储单元,每个存储单元可存放一个字节(按字节编址)。每个存储单元的位置都有一个编号,即地址,一般用十六进制表示。一个存储器中所有存储单元可存放数据的总和称为它的存储容量。假设一个存储器的地址码由20位二进制数(即5位十六进制数)组成,则可表示2的20次方,即1M个存储单元地址。每个存储单元存放一个字节,则该存储器的存储容量为1MB。

    分类按存储介质分

    半导体存储器:用半导体器件组成的存储器。

    磁表面存储器:用磁性材料做成的存储器。

    按存储方式分随机存储器:任何存储单元的内容都能被随机存取,且存取时间和存储单元的物理位置无关。

    顺序存储器:只能按某种顺序来存取,存取时间和存储单元的物理位置有关。

    按存储器的读写功能分只读存储器(ROM):存储的内容是固定不变的,只能读出而不能写入的半导体存储器。

    随机读写存储器(RAM):既能读出又能写入的半导体存储器。

    按信息的可保存性分非永久记忆的存储器:断电后信息即消失的存储器。

    永久记忆性存储器:  断电后仍能保存信息的存储器。

    按存储器用途分根据存储器在计算机系统中所起的作用,可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。

    为了解决对存储器要求容量大,速度快,成本低三者之间的矛盾,目前通常采用多级存储器体系结构,即使用高速缓冲存储器、主存储器和外存储器。

    名称        用途        特点

    高速缓冲存储器        Cache        高速存取指令和数据 存取速度快,但存储容量小

    主存储器        内存        存放计算机运行期间的大量程序和数据 存取速度较快,存储容量不大

    外存储器        外存        存放系统程序和大型数据文件及数据库 存储容量大,位成本低

    功能

    存储器                                          功能          寻址方式         掉电后             说 明

    随机存取存储器(RAM)         读、写         随机寻址         数据丢失

    只读存储器(ROM)         读         随机寻址         数据不丢失         工作前写入数据

    闪存(Flash Memory)         读、写         随机寻址         数据不丢失

    先进先出存储器(FIFO)         读、写         顺序寻址         数据丢失

    先进后出存储器(FILO)         读、写         顺序寻址         数据丢失

    各类存储器

    RAM

    RAM(random access memory,随机存取存储器)。存储单元的内容可按需随意取出或存入,且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容,故主要用于存储短时间使用的程序。 按照存储信息的不同,随机存储器又分为静态随机存储器(Static RAM,SRAM)和动态随机存储器(Dynamic RAM,DRAM)。

    SRAMS

    RAM(Static RAM,静态随机存储器),不需要刷新电路,数据不会丢失,而且,一般不是行列地址复用的。但是他集成度比较低,不适合做容量大的内存,一般是用在处理器的缓存里面。像S3C2440的ARM9处理器里面就有4K的SRAM用来做CPU启动时用的。

    SRAM其实是一种非常重要的存储器,它的用途广泛。SRAM的速度非常快,在快速读取和刷新时能够保持数据完整性。SRAM内部采用的是双稳态电路的形式来存储数据。所以SRAM的电路结构非常复杂。制造相同容量的SRAM比DRAM的成本高的多。正因为如此,才使其发展受到了限制。因此目前SRAM基本上只用于CPU内部的一级缓存以及内置的二级缓存。仅有少量的网络服务器以及路由器上能够使用SRAM。

    DRAM

    Dynamic RAM,动态随机存取存储器,每隔一段时间就要刷新一次数据,才能保存数据。而且是行列地址复用的,许多都有页模式。SDRAM是其中的一种。

    SDRAM

    SDRAM(Synchronous DRAM,同步动态随机存储器),即数据的读写需要时钟来同步。其存储单元不是按线性排列的,是分页的。

    DRAM和SDRAM由于实现工艺问题,容量较SRAM大。但是读写速度不如SRAM。

    一般的嵌入式产品里面的内存都是用的SDRAM。电脑的内存也是用的这种RAM,叫DDR SDRAM,其集成度非常高,因为是动态的,所以必须有刷新电路,每隔一段时间必须得刷新数据。

    ROM

    Read-Only Memory,只读存储器的总称。

    在微机的发展初期,BIOS都存放在ROM(Read Only Memory,只读存储器)中。ROM内部的资料是在ROM的制造工序中,在工厂里用特殊的方法被烧录进去的,其中的内容只能读不能改,一旦烧录进去,用户只能验证写入的资料是否正确,不能再作任何修改。如果发现资料有任何错误,则只有舍弃不用, 重新订做一份。ROM是在生产线上生产的,由于成本高,一般只用在大批量应用的场合。

    PROM

    可编程只读存储器,只能写一次,写错了就得报废,现在用得很少了,好像那些成本比较低的OPT单片机里面用的就是这种存储器吧。

    EPROM

    EPROM(Erasable Programmable ROM,可擦除可编程ROM)芯片可重复擦除和写入,解决了PROM芯片只能写入一次的弊端。

    EPROM芯片有一个很明显的特征,在其正面的陶瓷封装上,开有一个玻璃窗口,透过该窗口,可以看到其内部的集成电路,紫外线透过该孔照射内部芯片就可以擦除其内的数据,完成芯片擦除的操作要用到EPROM擦除器。

    EPROM内资料的写入要用专用的编程器,并且往芯片中写内容时必须要加一定的编程电压(VPP=12—24V,随不同的芯片型号而定)。EPROM的型号是以27开头的,如27C020(8*256K)是一片2M Bits容量的EPROM芯片。EPROM芯片在写入资料后,还要以不透光的贴纸或胶布把窗口封住,以免受到周围的紫外线照射而使资料受损。 EPROM芯片在空白状态时(用紫外光线擦除后),内部的每一个存储单元的数据都为1(高电平)。

    EEPROMEEPROM (Electrically Erasable Programmable ROM,电可擦可编程只读存储器),一种掉电后数据不丢失的存储芯片。EEPROM是可用户更改的只读存储器,其可通过高于普通电压的作用来擦除和重编程(重写),即可以在电脑上或专用设备上擦除已有信息并重新编程。不像EPROM芯片,EEPROM不需从计算机中取出即可修改,是现在用得比较多的存储器,比如24CXX系列的EEPROM。

    在一个EEPROM中,当计算机在使用的时候是可频繁地重编程的,EEPROM的寿命是一个很重要的设计考虑参数。

    EEPROM的一种特殊形式是闪存,其应用通常是个人电脑中的电压来擦写和重编程。

    EEPROM一般用于即插即用(Plug & Play),常用在接口卡中,用来存放硬件设置数据,也常用在防止软件非法拷贝的"硬件锁"上面。

    闪存(Flash)

    闪存(FLASH)是一种非易失性存储器,即断电数据也不会丢失。因为闪存不像RAM(随机存取存储器)一样以字节为单位改写数据,因此不能取代RAM。

    闪存卡(Flash Card)是利用闪存(Flash Memory)技术达到存储电子信息的存储器,一般应用在数码相机,掌上电脑,MP3等小型数码产品中作为存储介质,所以样子小巧,有如一张卡片,所以称之为闪存卡。根据不同的生产厂商和不同的应用,闪存卡大概有U盘、SmartMedia(SM卡)、Compact Flash(CF卡)、MultiMediaCard(MMC卡)、Secure Digital(SD卡)、Memory Stick(记忆棒)、XD-Picture Card(XD卡)和微硬盘(MICRODRIVE)。这些闪存卡虽然外观、规格不同,但是技术原理都是相同的。

    NAND FLASH和NOR FLASH都是现在用得比较多的非易失性闪存。

    设计实现

    采用的并行接口,有独立的地址线和数据线,性能特点更像内存,是芯片内执行(XIP, eXecute In Place),这样应用程序可以直接在flash闪存内运行,不必再把代码读到系统RAM中。

    NAND采用的是串行的接口,地址线和数据线是共用的I/O线,类似电脑硬盘。CPU从里面读取数据的速度很慢,所以一般用NAND做闪存的话就必须把NAND里面的数据先读到内存里面,然后CPU才能够执行。但是它的集成度很高,成本很低。还有就是它的擦除速度也的NOR要快。其实NAND型闪存在设计之初确实考虑了与硬盘的兼容性,小数据块操作速度很慢,而大数据块速度就很快,这种差异远比其他存储介质大的多。这种性能特点非常值得我们留意

    性能对比flash闪存是非易失存储器,可以对称为块的存储器单元块进行擦写和再编程。任何flash器件的写入操作只能在空或已擦除的单元内进行,所以大多数情况下,在进行写入操作之前必须先执行擦除。NAND器件执行擦除操作是十分简单的,而NOR则要求在进行擦除前先要将目标块内所有的位都写为0。

    由于擦除NOR器件时是以64~128KB的块进行的,执行一个写入/擦除操作的时间为5s,与此相反,擦除NAND器件是以8~32KB的块进行的,执行相同的操作最多只需要4ms。

    执行擦除时块尺寸的不同进一步拉大了NOR和NADN之间的性能差距,统计表明,对于给定的一套写入操作(尤其是更新小文件时更多的擦除操作必须在基于NOR的单元中进行。这样,当选择存储解决方案时,设计师必须权衡以下的各项因素。

    ● NOR的读速度比NAND稍快一些。

    ● NAND的写入速度比NOR快很多。

    ● NAND的4ms擦除速度远比NOR的5s快。

    ● 大多数写入操作需要先进行擦除操作。

    ● NAND的擦除单元更小,相应的擦除电路更少。

    接口差别NOR flash带有SRAM接口,有足够的地址引脚来寻址,可以很容易地存取其内部的每一个字节。

    NAND器件使用复杂的I/O口来串行地存取数据,各个产品或厂商的方法可能各不相同。8个引脚用来传送控制、地址和数据信息。

    NAND读和写操作采用512字节的块,这一点有点像硬盘管理此类操作,很自然地,基于NAND的存储器就可以取代硬盘或其他块设备。

    容量和成本

    NAND flash的单元尺寸几乎是NOR器件的一半,由于生产过程更为简单,NAND结构可以在给定的模具尺寸内提供更高的容量,也就相应地降低了价格。

    NOR flash占据了容量为1~16MB闪存市场的大部分,而NAND flash只是用在8~128MB的产品当中,这也说明NOR主要应用在代码存储介质中,NAND适合于数据存储,NAND在CompactFlash、Secure Digital、PC Cards和MMC存储卡市场上所占份额最大。

    可靠性和耐用性

    采用flahs介质时一个需要重点考虑的问题是可靠性。对于需要扩展MTBF的系统来说,Flash是非常合适的存储方案。可以从寿命(耐用性)、位交换和坏块处理三个方面来比较NOR和NAND的可靠性。

    寿命(耐用性)

    在NAND闪存中每个块的最大擦写次数是一百万次,而NOR的擦写次数是十万次。NAND存储器除了具有10比1的块擦除周期优势,典型的NAND块尺寸要比NOR器件小8倍,每个NAND存储器块在给定的时间内的删除次数要少一些。

    位交换

    所有flash器件都受位交换现象的困扰。在某些情况下(很少见,NAND发生的次数要比NOR多),一个比特位会发生反转或被报告反转了。

    一位的变化可能不很明显,但是如果发生在一个关键文件上,这个小小的故障可能导致系统停机。如果只是报告有问题,多读几次就可能解决了。

    当然,如果这个位真的改变了,就必须采用错误探测/错误更正(EDC/ECC)算法。位反转的问题更多见于NAND闪存,NAND的供应商建议使用NAND闪存的时候,同时使用EDC/ECC算法。

    这个问题对于用NAND存储多媒体信息时倒不是致命的。当然,如果用本地存储设备来存储操作系统、配置文件或其他敏感信息时,必须使用EDC/ECC系统以确保可靠性。

    坏块处理

    NAND器件中的坏块是随机分布的。以前也曾有过消除坏块的努力,但发现成品率太低,代价太高,根本不划算。

    NAND器件需要对介质进行初始化扫描以发现坏块,并将坏块标记为不可用。在已制成的器件中,如果通过可靠的方法不能进行这项处理,将导致高故障率。

    易于使用

    可以非常直接地使用基于NOR的闪存,可以像其他存储器那样连接,并可以在上面直接运行代码。

    由于需要I/O接口,NAND要复杂得多。各种NAND器件的存取方法因厂家而异。

    在使用NAND器件时,必须先写入驱动程序,才能继续执行其他操作。向NAND器件写入信息需要相当的技巧,因为设计师绝不能向坏块写入,这就意味着在NAND器件上自始至终都必须进行虚拟映射。

    软件支持

    当讨论软件支持的时候,应该区别基本的读/写/擦操作和高一级的用于磁盘仿真和闪存管理算法的软件,包括性能优化。

    在NOR器件上运行代码不需要任何的软件支持,在NAND器件上进行同样操作时,通常需要驱动程序,也就是内存技术驱动程序(MTD),NAND和NOR器件在进行写入和擦除操作时都需要MTD。

    使用NOR器件时所需要的MTD要相对少一些,许多厂商都提供用于NOR器件的更高级软件,这其中包括M-System的TrueFFS驱动,该驱动被Wind River System、Microsoft、QNX Software System、Symbian和Intel等厂商所采用。

    驱动还用于对DiskOnChip产品进行仿真和NAND闪存的管理,包括纠错、坏块处理和损耗平衡。

    应用环境

    NOR型闪存现在的容量一般在2M左右,比较适合频繁随机读写的场合,通常用于存储程序代码并直接在闪存内运行,手机就是使用NOR型闪存的大户,所以手机的“内存”容量通常不大。另外用在代码量小的嵌入式产品方面,可以把LINUX操作系统剪裁到2M以内在其上面直接运行。

    NAND型闪存主要用来存储资料,我们常用的闪存产品,如闪存盘、数码存储卡、U盘、MP3等。另外用在那些要跑大型的操作系统的嵌入式产品上面,比如LINUX啊,WINCE啊。当然也可以把LINUX操作系统剪裁到2M以内在NOR Flash上运行。但是很多时候,一个嵌入式产品里面,操作系统占的存储空间只是一小部分,大部分都是给用户跑应用程序的。就像电脑,硬盘都是几百G,可是WINDOWNS操作系统所占的空间也不过几G而已。

    总结:

    简单地说,在计算机中,RAM 、ROM都是数据存储器。RAM 是随机存取存储器,它的特点是易挥发性,即掉电失忆。ROM 通常指固化存储器(一次写入,反复读取),它的特点与RAM 相反。

    ROM又分一次性固化(PROM)、光擦除(EPROM)和电擦除(EEPROM)重写几种类型。举个例子来说也就是,如果突然停电或者没有保存就关闭了文件,那么ROM可以随机保存之前没有储存的文件但是RAM会使之前没有保存的文件消失。

    RAM又分为静态随机存储器(SRAM)和动态随机存储器(DRAM)。

    问与答

    问题1:什么是DRAM、SRAM、SDRAM?答:名词解释如下DRAM--------动态随即存取器,需要不断的刷新,才能保存数据,而且是行列地址复用的,许多都有页模式SRAM--------静态的随机存储器,加电情况下,不需要刷新,数据不会丢失,而且一般不是行列地址复用的SDRAM-------同步的DRAM,即数据的读写需要时钟来同步

    问题2:为什么DRAM要刷新,SRAM则不需要?答:这是由RAM的设计类型决定的,DRAM用了一个T和一个RC电路,导致电容会漏电和缓慢放电,所以需要经常刷新来保存数据

    问题3:我们通常所说的内存用的是什么呢?这三个产品跟我们实际使用有什么关系?答:内存(即随机存贮器RAM)可分为静态随机存储器SRAM,和动态随机存储器DRAM两种。我们经常说的“内存”是指DRAM。而SRAM大家却接触的很少。

    问题4:为什么使用DRAM比较多、而使用SRAM却很少?答:1)因为制造相同容量的SRAM比DRAM的成本高的多,正因为如此,才使其发展受到了限制。因此目前SRAM基本上只用于CPU内部的一级缓存以及内置的二级缓存。仅有少量的网络服务器以及路由器上能够使用SRAM。2)存储单元结构不同导致了容量的不同:一个DRAM存储单元大约需要一个晶体管和一个电容(不包括行读出放大器等),而一个SRAM存储单元大约需要六个晶体管。DRAM和SDRAM由于实现工艺问题,容量较SRAM大,但是读写速度不如SRAM。

    问题5:用得最多的DRAM有什么特点呢?它的工艺是什么情况?(通常所说的内存就是DRAM)答:1)DRAM需要进行周期性的刷新操作,我们不应将SRAM与只读存储器(ROM)和Flash Memory相混淆,因为SRAM是一种易失性存储器,它只有在电源保持连续供应的情况下才能够保持数据。“随机访问”是指存储器的内容可以以任何顺序访问,而不管前一次访问的是哪一个位置。2)DRAM和SDRAM由于实现工艺问题,容量较SRAM大。但是读写速度不如SRAM,但是现在,SDRAM的速度也已经很快了,时钟好像已经有150兆的了。那么就是读写周期小于10ns了。3)SDRAM虽然工作频率高,但是实际吞吐率要打折扣。以PC133为例,它的时钟周期是7.5ns,当CAS latency=2 时,它需要12个周期完成8个突发读操作,10个周期完成8个突发写操作。不过,如果以交替方式访问Bank,SDRAM可以在每个周期完成一个读写操作(当然除去刷新操作)。4)其实现在的主流高速存储器是SSRAM(同步SRAM)和SDRAM(同步DRAM)。目前可以方便买到的SSRAM最大容量是8Mb/片,最大工作速度是166MHz;可以方便买到的SDRAM最大容量是128Mb/片,最大工作速度是133MHz。

    问题6:用得比较少但速度很快,通常用于服务器cache的SRAM有什么特点呢?答:1)SRAM是静态的,DRAM或SDRAM是动态的,静态的是用的双稳态触发器来保存信息,而动态的是用电子,要不时的刷新来保持。SRAM是Static Random Access Memory的缩写,中文含义为静态随机访问存储器,它是一种类型的半导体存储器。“静态”是指只要不掉电,存储在SRAM中的数据就不会丢失。2)SRAM其实是一种非常重要的存储器,它的用途广泛。SRAM的速度非常快,在快速读取和刷新时能够保持数据完整性。SRAM内部采用的是双稳态电路的形式来存储数据。所以SRAM的电路结构非常复杂。3)从晶体管的类型分,SRAM可以分为双极性与CMOS两种。从功能上分,SRAM可以分为异步SRAM和同步SRAM(SSRAM)。异步SRAM的访问独立于时钟,数据输入和输出都由地址的变化控制。同步SRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。最后要说明的一点: SRAM不应该与SDRAM相混淆,SDRAM代表的是同步DRAM(Synchronous DRAM),这与SRAM是完全不同的。SRAM也不应该与PSRAM相混淆,PSRAM是一种伪装成SRAM的DRAM。

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空空如也

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