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  • 时序电路
    2022-02-20 21:20:16

    时序电路中由存储单元,所以任一时刻的输出信号不仅取决于当前的输入,还和电路原来的状态有关;而组合逻辑电路只取决于当前的输入

    组合逻辑电路的分析方法:确定输入和输出变量;列出真值表;写出逻辑表达式;选定期间类型(小规模,中规模还是大规模);逻辑表达式进行化简;画出逻辑电路图

    时序逻辑电路的分析方法:从给定的逻辑图中写出每个触发器的驱动方程;带入相应的触发器的特性方程;根据逻辑图写出输出方程

    时序电路由于触发器的动作特点不同,时序电路又分为同步时序和异步时序电路
    同步时序电路,所有触发器状态是受到同一个clk信号控制同时发生变化,而异步电路触发器的状态不同步变化
    根据输出信号的特点,将时序电路分为Mealy和Moore型,Mealy型是状态不仅取决于存储电路的状态,还取决于输入变量;Moore型只取决于存储电路的状态
     

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    千次阅读 2021-08-23 19:24:23
    在同步时序电路中,各触发器的时钟端全部连接到同一个时钟源上,只有当时钟脉冲到来时,电路的状态才能改变。(注意不要求是同一时钟,而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方,且初...

    一. 定义

    1. 在同步时序电路中,各触发器的时钟端全部连接到同一个时钟源上,只有当时钟脉冲到来时,电路的状态才能改变。(注意不要求是同一时钟,而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方,且初相位相同的时钟。)
      同步逻辑是指时钟之间有固定的因果关系逻辑,

    2. 异步时序逻辑电路不存在统一的时钟,触发条件由多个控制因素组成,任何一个因素的跳变都可以触发寄存器的变化。
      异步逻辑是指各时钟之间没有固定的因果关系逻辑。

    比如有些触发器的时钟输入端与时钟脉冲源相连,这些触发器的状态变化就与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。比如用一个触发器的输出连结到另一个触发器的时钟端去触发的就是异步时序逻辑。
    主要是用于产生地址译码器、FIFO和异步RAM的读写控制信号脉冲。

    比如异步D触发器:
    module D_yb(
    always @(posedge clk or negedge rst or negedge set)
    begin
    if(!rst)  q<= 0;
    else  if(!set) q<= 1;
    else    q<=d;
    end
    endmodule
    
    同步D触发器:
    module D_tb();
    always @(poedge clk )
    begin
    if(rst)  q<= 0;
    else if(set) q<=1;
    else  q<=d;
    endmodule
    

    二. 同步时序设计的原则

    为了保证稳定可靠的数据采样,要满足寄存器的Setup 时间和Hold 时间。
    在进行组合逻辑设计时,always 组合逻辑信号敏感表应包括always 模块中使用到的所有输入信号和条件判断信号;避免组合逻辑反馈环路
    如图 所示即为一个典型的组合逻辑反馈环路,寄存器的Q 输出端直接通过组合逻辑反馈到寄存器的异步复位端,如果Q 输出为 0,经组合逻辑运算后为异步复位端有效,则电路将会进入不断清零的死循环。
    在这里插入图片描述

    三. 同步时序电路的优点:

    1, 用异步时序逻辑很难控制由组合逻辑和延迟所产生的冒险和竞争。所以同步时序可以避免毛刺,
    2, 工艺、环境的细微变化也会造成异步时序逻辑电路的失效。同步时序提高设计可靠性
    3, 容易组织流水线,提高芯片的运行速度,
    4, 所有的触发器可以同时运行,使静态时序分析变得简单
    5, 有利于器件移植,包括FPGA 器件族之间的移植和从FPGA向结构化ASIC的移植.

    四. 异步时序电路的优点:

    异步电路具有:无时钟偏移(Skew)问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性等优点,因此近年来对异步电路研究增加快速,论文发表数以倍增
    异步电路设计具有以下优点: 1 、低功耗。由于精细度时钟门控和零备耗功;
    2 、高速。运算速度有实际局部延时决定,而不是有全局最差( worstcase) 延时决定;
    3 、低电磁噪声辐射。局部时钟倾向于在随机时刻启动;
    4、对于电源电压、温度以及制作过程中参数的变化具有鲁棒性。时序是基 于匹配延时的(并且能够对电路和导线延迟不敏感);
    5 、更好的可重组性(composability )和模块化( modularity )。采用简单的握手接口和局部时钟;
    6、没有时钟分配和时钟偏移( skew)问题。因为没有全局时钟信号,所以 不需要在整个电路中以最小相位偏斜来分配时钟。

    展开全文
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    时序电路设计11.时序电路设计步骤:2.形式化3.状态赋值 1.时序电路设计步骤: 1.功能说明; 2.形式化:做状态图或状态表; 3.状态赋值:给每一个状态指定一个编码; 4.确定下一状态方程→触发器的输入方程; 5.确定...

    1.时序电路设计步骤:

    1.功能说明;
    2.形式化:做状态图或状态表;
    3.状态赋值:给每一个状态指定一个编码;
    4.确定下一状态方程→触发器的输入方程;
    5.确定输出方程;
    6.优化表达式;
    7.工艺映射;
    8.验证。

    2.形式化

    ●方式:做状态图或状态表
    ●状态:状态是对输入历史的处理或抽象,记录着有意义的、过去的输入特性,用来影响未来的输出。状态要尽可能被重用,即抽象程度要尽量高。
    ●例:做出1101序列识别器的状态图及状态表:
    1).Mealy型电路:
    在这里插入图片描述
    在这里插入图片描述
    2).Moore型电路:增加一个状态形成输出
    在这里插入图片描述
    Moore型电路状态数通常比Mealy型多;输出不直接随输入而变。
    ●等价状态:
    如果两个状态对于任意一个输入序列,其输出序列均相同;或者对于任意一个输入符号,其输出相同,并且下一个状态相同或等价,则称该两个状态等价。
    等价的状态可以合并,仔细定义新的状态可以减少多余的状态。

    3.状态赋值

    ●设有m个状态需要编码(赋值),最少需要logm个二进制位,赋值时用了几个二进制位就要用几个触发器。
    ●计数顺序分配法:A=00, B=01, C=10, D=11
    在这里插入图片描述
    ●格雷码分配法:A=00, B=01, C=11, D=10
    在这里插入图片描述
    ●单热点分配法:A=0001, B=0010, C=0100, D=1000
    在这里插入图片描述

    ●使用根据:
    1).计数分配法适用于大部分情况;
    2).格雷码分配法可以对触发器输入方程进行化简,电路功耗少,成本低,出错可能性小,适用于状态繁多的情况;
    3).单热点分配法能很容易地获取下一方程(卡诺图中只有一个1),调试分析简单,适用于需快速得到结果的情况。

    展开全文
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