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  • 时序电路

    2016-08-23 09:53:29
    时序电路
  • 同步时序电路和异步时序电路

    万次阅读 2019-06-18 10:06:10
    同步时序电路与异步时序电路的区别: 同步:所有触发器共用一个触发信号源CP, 异步:所有触发器没有共用一个CP源, 同步:优点,所有触发器的状态同时刷新,信号延迟时间短, 缺点:结构复杂 异步:优点,结构简单...

    同步时序电路与异步时序电路的区别:

    同步:所有触发器共用一个触发信号源CP,
    异步:所有触发器没有共用一个CP源,
    同步:优点,所有触发器的状态同时刷新,信号延迟时间短,
    缺点:结构复杂
    异步:优点,结构简单,
    缺点,触发器状态刷新不同步,信号延迟可能会累积从而出现状态异常。

    简而言之:

    同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

    异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。

    在这里我用D触发器来很明显的体现出同步和异步的区别。先用verilog描述一个异步的D触发器,即就是当有时钟clk、reset、set、信号时该处发起都会随时发出响应。然后描述一个同步的D触发器,当有时钟脉冲时才会做出响应,而reset和set发生时只会等时钟发生变化才会做出响应。然后在测试用例中使用相同的信号,观察两个触发器的区别。

    异步D触发器:

    module D_yb(

    input clk,
    
    input rst,
    
    input set,
    
    input d,
    
    output q
    

    );

    always @(posedge clk or negedge rst or negedge set)

    begin

    if(!rst)
    
       q<= 0;
    

    else

    if(!set)
    
     q<= 1;
    

    else

    q<=d;
    

    end

    endmodule

    同步D触发器:

    module D_tb(

    input clk,

    input rst,

    input ser,

    input d,

    output q

    );

    always @(poedge clk )

    begin

    if(rst)

       q<= 0;
    

    else if(set)

       q<=1;
    

    else

       q<=d;
    

    endmodule

    同步电路在数字设计中占绝对优势,和异步电路相比有以下优势。

    同步电路的优点:

    1,可以有效的避免毛刺的影响,提高设计可靠性,同步设计是避免毛刺最简单的方法。

    2,简化时序分析过程

    缺点:

    最大可能时钟频率是由电路中最慢的逻辑路径决定的,也就是关键路径,意思就是说每一个逻辑的运算,从简单到复杂都要在一个时钟周期内完成,同步电路往往会出现逻辑延迟过大,使得系统频率降低,采用流水线的设计思想,将复杂的运算分为数个简单的运算,可以帮助提高系统频率。

    时序图和分析:https://wenku.baidu.com/view/0c111a850740be1e650e9a92.html

    作者:dongdongnihao_
    来源:CSDN
    原文:https://blog.csdn.net/dongdongnihao_/article/details/79602088
    版权声明:本文为博主原创文章,转载请附上博文链接!

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    计算机组成原理 EDA实验

    时序电路实验

    预习报告

    1 、时序电路组成原理和控制原理是什么?

    时序逻辑电路通常有组合电路和存储电路组成,控制部分主要有时钟信号及其他初态控制信号控制。

    2 、状态图中的控制信号对状态的影响主要是:进行不同状态之间的转换控制,以及电路的工作停止或者单步运行。

    3 、对状态机进行设置时应注意的问题:首先,应该确定信号状态、转变的条件,不能将转换条件设定错误,否则容易出现状态机不工作等;其次,注意一些控制信号对状态机的影响,其中dp=1时状态机进行单步运行,tj=1时,状态机停止,qd由1到0时,电路启动为1,状态机处于连续工作状态。

    思考题:

    1. 时序电路实行了哪几种启停控制逻辑?

    实行了启动、单拍、停机等控制信号来控制

    2. 举例说明机器周期、节拍、脉冲?

    通常定义为从内存中读取一个指令字的最短时间,又称机器周期。如:完成一个取指令需要6个状态周期,那么该机器的机器周期为6个状态周期。

    一个节拍电位表示一个CPU周期的时间。即与上例中的6个状态周期相同。

    在一个节拍电位中又包含若干个节拍脉冲,节拍脉冲表示较小的

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  • 时序电路可分为异步时序电路和同步时序电路两大类。

    异步时序电路与同步时序电路

    时序电路可分为异步时序电路和同步时序电路两大类。

    异步时序电路

    若电路中触发器的时钟输入端没有接在统一的时钟脉冲上,或电路中没有时钟脉冲(如SR锁存器构成的时序电路),电路中各存储单元的状态更新不是同时发生的,则这种电路称为异步时序电路

    根据电路是对脉冲边沿敏感还是对电平敏感,异步时序电路又分为脉冲异步时序电路(由触发器构成)和点评异步时序电路(由锁存器构成)两种。

    异步时序电路的状态转换取决于以任意时间间隔变化的输入信号序列,各存储单元的状态转换因存在时间差异而可能造成输出状态短时间的不稳定,而且这种不稳定的状态是有时难以预测的,常常给电路设计和调试带来困难。

    同步时序电路

    同步时序电路中存储电路状态的转换是在同一时钟源同一脉冲边沿作用下同步进行的。

    同步时序电路的存储电路一般用触发器实现,所有触发器的时钟输入端都应接在同一个时钟脉冲源上,而且它们对时钟脉冲的敏感沿也都应一致。

    因此,所有触发器的状态变换的时间不存在差异或差异极小。

    在时钟脉冲两次作用的间隔期间,从触发器输入到状态输出的通路被切断,即使此时输入信号发生变化,也不会改变各触发器的输出状态,所以很少发生输出不稳定的现象。

    更重要的是,其电路的状态很容易用固定周期的时钟脉冲边沿清楚地分离为序列步进,其中,每一个步进都可以通过输入信号和所有触发器的现态单独进行分析,从而有一套较系统、易掌握的分析和设计方法,电路行为很容易用HDL来描述。

    目前较复杂的时序电路广泛采用同步时序电路实现,很多大规模可编程期间(包括大规模存储器)也采用同步时序结构。

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  • 时序电路

    2009-11-18 12:24:00
    时序逻辑电路维基百科,自由的百科全书时序逻辑因此被用来建构某些形式的电脑的内存,延迟跟储存单元,以及有限状态自动机(en:finite state machine)。大部分现实的电脑电路都是混用组合逻辑跟时序逻辑。从时序...

     时序逻辑电路

    维基百科,自由的百科全书

    从时序逻辑电路中,可以建出两种形式的有限状态机:

    • Moore有限状态机:输出只跟内部的状态有关。(因为内部的状态只会在时脉触发边缘的时候改变,输出的值只会在时脉边缘有改变)
    • Mealy机:输出不只跟目前内部状态有关,也跟现在的输入有关系。

    目录

    [隐藏]

     特点

    • 功能特点:电路在某采样周期内的稳态输出Y(n),不仅取决于该采样周期内的“即刻输入X(n)”,而且还与电路原来的状态Q(n)有关。(通常Q(n)记录了以前若干周期内的输入情况)
    • 结构特点:除含有组合电路外,时序电路必须含有存储信息的有记忆能力的电路:触发器、寄存器、计数器等。

    时序电路框图

    Sxdl.jpg

     功能描述方法

    • 逻辑表达式
      • 输出方程组

    /begin{cases} y_1=f_1(x_1,x_2,...x_i, q_1,q_2,...q_k) // y_2=f_2(x_1,x_2,...x_i, q_1,q_2,...q_k) // ... // y_j=f_j(x_1,x_2,...x_i, q_1,q_2,...q_k) /end{cases}

      • 驱动方程组

    /begin{cases} z_1=g_1(x_1,x_2,...x_i, q_1,q_2,...q_k) // z_2=g_2(x_1,x_2,...x_i, q_1,q_2,...q_k) // ... // z_j=g_j(x_1,x_2,...x_i, q_1,q_2,...q_k) /end{cases}

      • 状态(次态)方程组

    /begin{cases} q_{1_{(n+1)}}=h_1(z_1,z_2, ...z_k, q_{1_{(n)}},q_{2_{(n)}},...q_{k_{(n)}}) // q_{2_{(n+1)}}=h_2(z_1,z_2, ...z_k, q_{1_{(n)}},q_{2_{(n)}},...q_{k_{(n)}}) // ... // q_{k_{(n+1)}}=h_k(z_1,z_2, ...z_k, q_{1_{(n)}},q_{2_{(n)}},...q_{k_{(n)}}) /end{cases}

     时序电路分类

    1. 按“功能、用途”分为:
      1. 寄存器;
      2. 计数(分频)器;
      3. 顺序(序列)脉冲发生器;
      4. 顺序脉冲检测器;
      5. 码组变换器;…
    2. 按各触发器的“动作特性” 分为:
      1. 同步时序电路:电路中所有触发器的状态变化同步进行。其时钟方程:CP1= CP2=…= CPK= CP↓(或CP↑)。即:所有CP端联在一起,由CP信号同一有效沿触发。
      2. 异步时序电路:
        1. 电路中根本没有CP同步信号。
        2. 各触发器不是用同一CP脉冲的同一有效沿触发的。
    3. 摩尔(Moore)型和米里(Mealy)型
      1. 摩尔型:电路的输出Yn,只取决于各触发器的输出Q n,而与外输入X n无关。即:Yn=F(Q n)。
      2. 米里型:电路的输出Yn,不仅取决于各触发器的输出Q n,而且还与外输入X n有关。即:Yn=F(Q n,X n)。
    4. “完全描述的”和“非完全描述的”含有K个状态变量(K个触发器)的时序电路,最多可描述 个不同状态。
      1. 若电路功能必须用 个状态来描述,则称之为“完全描述的”(二进制的);
      2. 若只用 个状态中的一部分来描述,则称之为“非完全描述的”(非二进制的)。

     同步时序逻辑电路

    同步时序电路中所有存储元件都在时钟脉冲CP的统一控制下,用触发器作为存储元件。几乎现在所有的时序逻辑都是“同步逻辑”:有一个“时钟”讯号,所有的内部内存('内部状态')只会在时钟的边沿时候改变。在时序逻辑中最基本的储存元件是正反器

    同步逻辑最主要的优点是它很简单。每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成,称为一个 '时钟周期'。只有在这个条件满足下(不考虑其他的某些细节),电路才能保证是可靠的。

    同步逻辑也有两个主要的缺点:

    1. 时钟讯号必须要分布到电路上的每一个正反器。而时钟通常都是高频率的讯号,这会导致功率的消耗,也就是产生热量。即使每个正反器没有做任何的事情,也会消耗少量的能量,因此会导致废热产生。
    2. 最大的可能时钟频率是由电路中最慢的逻辑路径决定,也就是关键路径。意思就是说每个逻辑的运算,从最简单的到最复杂的,都要在每一个时脉的周期中完成。一种用来消除这种限制的方法,是将复杂的运算分开成为数个简单的运算,这种技术称为“pipelining”。这种技术在微处理器中非常的显著,用来帮处提升现今处理器的时钟频率

     描述同步时序逻辑电路的方法

    同步时序逻辑电路的存储器件——触发器

    触发器是一种具有记忆能力、构成时序逻辑的基本单元电路。一个触发器能“存储”一位二进制数字信息:“0”或“1”。

    1. 一个触发器有二个稳定状态:
      1. “0” 状态:Q=0, =1 ;
      2. “1” 状态:Q=1, =0 。
    2. 触发器(FF)应具有以下功能:
      1. 在新数据输入之前(无触发信号)时,触发器一直保持原来的状态(原数据)不变。
      2. 输入信号触发下,它能从一种状态转换为另一种状态。即:FF能够“接收”“保持”并“输出”数字信息。
    3. 触发器(FF)的分类:
      1. 从功能分:
        1. RS触发器(置0、置1触发器)
        2. JK触发器(多功能触发器)
        3. D触发器(延迟触发器)
        4. T触发器(翻转触发器)
      2. 从结构分:
        1. 基本RS触发器
        2. 同步触发器(时钟CP-FF)
        3. 主从触发器
        4. 维持-阻塞触发器(WZ-FF)
        5. CMOS边沿触发器
      3. 从触发方式分:
        1. 电位触发:
          1. 高电位触发
          2. 低电位触发
        2. 边沿触发:
          1. 上升沿触发
          2. 下降沿触发

     异步逻辑(异步逻辑)

    异步时序逻辑是循序逻辑的普遍本质,但是由于它的弹性关系,他也是设计上困难度最高的。最基本的储存元件是锁存器。锁存器可以在任何时间改变它的状态,依照其他的锁存器讯号的变动,他们新的状态就会被产生出来。异步电路的复杂度随着逻辑门的增加,而复杂性也快速的增加,因此他们大部分仅仅使用在小的应用。然而,电脑辅助设计工具渐渐的可以简化这些工作,允许更复杂的设计。

    也可能建造出混合的电路,包含有同步的触发器和异步的锁存器(它们都是双稳态元件)。

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