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  • 【笔记】 数字集成电路设计 书籍:《数字集成电路——电路、系统与设计》(第二版) 第一章 引论 1. 数字设计中需解决的问题 摩尔定律 技术突破才能推动摩尔定律 特征尺寸 28nm是传统制程和先进制程的分界点 ...

    【笔记】 数字集成电路设计

    书籍:《数字集成电路——电路、系统与设计》(第二版)

    第一章 引论

    1. 数字设计中需解决的问题

    1. 摩尔定律

      技术突破才能推动摩尔定律

    2. 特征尺寸

      28nm是传统制程和先进制程的分界点

    3. 存储器容量

      存储器的容量增大,以为着功耗增大,意味着稳定性下降(发热)。如果想要实现更大容量的突破,需要寻找新技术或者新架构使功耗不能超过功耗红线

    4. 晶圆尺寸

      晶圆尺寸增加,单位硅片数量增加,所需的技术越先进,最终成品芯片价格也越低

      • 技术突破
      • 大直径的硅片可以大大提高成品率

    2. 集成电路质量评价

    1. 成本

    集 成 电 路 = 固 定 成 本 ( 研 发 、 设 备 、 公 司 、 人 工 ) + 可 变 成 本 ( 制 作 芯 片 的 成 本 ) 集成电路=固定成本(研发、设备、公司、人工)+可变成本(制作芯片的成本) =+

    可 变 成 本 = 芯 片 成 本 + 芯 片 测 试 成 本 + 封 装 成 本 最 终 测 试 成 品 率 可变成本=\frac{芯片成本+芯片测试成本+封装成本}{最终测试成品率} =++

    芯 片 成 本 = 晶 圆 成 本 每 个 圆 片 的 芯 片 数 × 芯 片 成 品 率 芯片成本=\frac{晶圆成本}{每个圆片的芯片数×芯片成品率} =×

    每 个 圆 片 的 芯 片 数 = π × 圆 片 半 径 2 芯 片 面 积 − π × 圆 片 直 径 2 × 芯 片 面 积 每个圆片的芯片数={\frac{\pi×圆片半径^2}{芯片面积}}-{\frac{\pi×圆片直径}{\sqrt{2×芯片面积}}} =π×22× π×

    芯 片 成 品 率 = ( 1 + 电 位 面 积 的 缺 陷 数 × 芯 片 面 积 α ) − α 芯片成品率={(1+\frac{电位面积的缺陷数×芯片面积}{\alpha})}^{-\alpha} =(1+α×)α

    注:、

    α \alpha α是取决于制造工艺复杂行参数,常取值3

    ②单位面积缺陷数常取值0.5~1个缺陷/cm²


    芯 片 成 本 = f ( 芯 片 面 积 ) 4 芯片成本=f(芯片面积)^4 =f()4

    2. 稳定性与功能性

    噪声:电容耦合、电感耦合、地线耦合

    3. 性能

    性能常与时钟周期、时钟频率相关

    重点:延时

    请添加图片描述

    1. 传播延时:输入和输入波形的50%翻转点之间的时间

      如图:

      定义传播时间 t p t_p tp​为
      t p = t p L H + t p H L 2 t_p=\frac{t_{pLH}+t_{pHL}}{2} tp=2tpLH+tpHL
      一般而言,

      t p L H t_{pLH} tpLH t p H L t_{pHL} tpHL不会完全相等

      ②如果要求传输延时< t t t,则意味着 t p L H < t t_{pLH}<t tpLH<t并且 t p H L < t t_{pHL}<t tpHL<t

    2. 上升时间 t r t_r tr

    3. 下降时间 t f t_f tf

    4. 功耗和能耗

    取决的因素太多了。

    常常有:瞬时功耗、峰值功耗(研究电源线尺寸)、平均功耗(研究冷却或者对电池的要求)

    3. 数字IC基本概念

    1. 电压传输特性VTC(DC传输曲线)

    可接受的高电压、低电压区域: V I H V_{IH} VIH V I L V_{IL} VIL​定义为VTC增益=-1的点

    2. 噪声容限

    3. 再生性

    保证一个受干扰的信号经过若干个组合逻辑之后依旧回到一个额定电平(高或者低,不是不确定态)

    4. 抗干扰能力

    5. 方向性

    6.扇入和扇出

    扇入和扇出个数和一些延迟有关

    4. IC全定制流程

    设计指标
    逻辑设计和优化
    优化后的门集电路图
    工艺映射晶体管级原理图
    原理图仿真
    版图绘制
    仿真后波形分析
    优化
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  • 在CMOS电路中,NMOS是会组成网络的,同理,PMOS也是会组成网络的。那么我们要分析这些电路的逻辑输出与输入的关系就需要遵循下述“定理” NMOS网络串与并或,PMOS网络串或并与,可以看成PMOS与NMOS互为对偶。 这句...

    先导知识

    MOS管符号含义

    在这里插入图片描述

    对偶

    在这里插入图片描述

    MOS管组成的逻辑电路

    在CMOS电路中,NMOS是会组成网络的,同理,PMOS也是会组成网络的。那么我们要分析这些电路的逻辑输出与输入的关系就需要遵循下述“定理”
    NMOS网络串与并或,PMOS网络串或并与,可以看成PMOS与NMOS互为对偶。

    这句话的意思其实应该和电路连在一起看。因为并不是说NMOS串联在一起就是两个输入相与,其实PMOS串在一起也是逻辑与的关系,因为要串联的MOS管导通肯定是两个都要导通,所以这个“NMOS网络串与并或,PMOS网络串或并与。”这个结论一定要和电路连在一起看,是针对整个电路的输入输出来说的。

    在这里插入图片描述
    必须先假定这个是整个电路的一部分,在这里我们可以“近似”认为在这里插入图片描述
    但其实这个电路肯定肯定有上半部分PMOS的网络。另外的一个重点就是要记得在输出式中加入非的符号,从电路结构上看,AB都为高电平的情况下F是接地的,那么F=0,所以输出一定是要加非号的

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  • 文章目录简介功耗组成控制方法电压控制待机控制电路的优化 简介 功耗越大,芯片的有源区温度越高,则芯片的失效率越高、寿命越低 功耗组成 以CMOS IC为例,功耗分为静态功耗,动态功耗,短路功耗。 控制方法 电压...

    简介

    随着工艺的提高IC在集成度和性能方面一直在不断地进步,但功耗却越来越大,尤其在32nm工艺后静态功耗已经超过了动态功耗。
    功耗越大,芯片的有源区温度越高,则芯片的失效率越高、寿命越低。现代数字IC对于低功耗的要求甚至已经超过对于性能的要求。

    功耗组成

    以CMOS IC为例,功耗分为静态功耗,动态功耗,短路功耗。
    动态功耗表示电路完成一次翻转所消耗的能量。
    短路功耗表示电路在翻转时由于PN管的直接导通造成的功耗损失。
    静态功耗指电路在不工作时依然有功耗产生。

    P=CVDD2fNsw+QscVDDfNsw+IleakVDD
    式中,f为时钟频率Nsw为活动因子(即周期内输出节点发生变化的次数)Ileak为漏电流。
    漏电流包括:
    栅漏电流,亚阈值电流,PN结反向电流等等。
    在这里插入图片描述

    降低功耗的方法

    电压控制

    多电压域:

    由于功耗与电源电压的平方成正比,与其他变量均呈线性关系,因此可以考虑降低电源电压来直接降低功耗,但电源电压的降低会导致电路的驱动能力下降,使得延时增大。
    所以可以在一个设计中加入多个电压,在关键路径采用高电压以保持延时尽量的小,在一些非关键路径采用低电压以降低功耗。

    多阈值域:

    降低阈值电压可以减小同电源电压下的延迟,使电源电压的降低幅度可以更大,但会导致亚阈值电流的增加和低电平噪声容限的下降。
    可以利用不同的衬底掺杂工艺,可制造出两种不同阈值电压的MOSFET,与多电压域方法相比,多阈值方法无需改变电路结构,不会增加面积开销和布局难度,但需多阈值工艺支持,因增加了工序和掩模,成本比单阈值工艺高。

    动态电压调节:

    由于系统工作时,并不是每时每刻都要保持高速处理状态,例如在处理文本任务时大部分电路处于空闲状态,故在系统高速工作的时候提供正常电压,在系统休闲时候采用低电压。

    自适应体偏置:

    在芯片上安装漏电传感器来检测漏电流的大小,如发现超漏电超过额定值就启动阱偏置电路来改变衬底偏压,增加阈值电压,使漏电流降至允许值之下,这种方法就称为自适应体偏置。

    由于最差情况设计:

    一般一块芯片上性能极差的电路占据较小的部分,如果全部按照最差的情况设计,会使得功耗急剧的增加,所以引入纠错机制保证那些性能差的电路能够在错误运行状态下纠正过来,这样使得电路工作环境不那么严苛,以此来降低电路的功耗。

    待机控制

    思想:

    当系统不工作时,使得电路处于一种待机或睡眠状态以降低功耗,但需要一定的时间恢复到常态。

    门控电源:

    当芯片处于待机或睡眠模式时,切断不工作部分电路的电源以降低功耗。

    门控时钟:

    在时钟信号输入之前,加一个使能信号与时钟信号相“与”,当电路不工作时用来关断无需工作的单元,从而降低了相关电路以及时钟树导致的功耗。

    门控输入:

    无需运算时,将电路的输入置于某个固定的值,使之不再运算,从而降低动态功耗。

    电路的优化

    协同优化:

    由于降低功耗会带来延时的增加,减小延时又不得不增大电压带来更大的功耗,所以以能量·延迟积最小化作为目标来优化。对于时间余量大的路径可以增加面积,提高阈值电压等方式来降低功耗。

    降低翻转频度:

    由于数字电路中间电路翻转的频率与信号输入的位置有关,所以输入输出重新排序,让翻转概率高的信号的接入点尽可能靠近输出节点来降低翻转频率。

    互联线:

    由于长的互连线通过会加入中继器来降低延时,而中继器又会带来额外的功耗,故可以对中继器进行优化。

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  • 数字集成电路_5.延时

    2021-03-17 16:51:25
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  • 数字集成电路_4.MOS管寄生电容

    千次阅读 2021-03-15 16:48:12
    MOS管中的电容: 曲线: 栅-源/漏耦合电容,与电压无关,主要与沟道宽度有关; Xd 不能随着L缩小而减小,因此寄生电容随着特征尺寸的缩小而增大; 结电容:PN结电容,与有源区的周长成正比;...
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