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  • 芯片制造技术

    2020-12-18 03:46:04
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    2019-12-31 17:23:40
    一枚小小的芯片从设计之初到诞生会涉及到芯片设计、芯片生产、芯片封装和测试等多个产业链,可以说每一个环节都是一个国家综合国力的体现。... 接下来我就以盖房子对比芯片制造过程 盖房子 芯片制造 ...

           一枚小小的芯片从设计之初到诞生会涉及到芯片设计、芯片生产、芯片封装和测试等多个产业链,可以说每一个环节都是一个国家综合国力的体现。

       接下来我就以盖房子对比芯片制造过程

                                                盖房子                                                 芯片制造
                                           开发商拿地                                                芯片需求
                                                规划设计                                                  芯片设计
                                              施工建设                                                  芯片生产
                                                装修                                                 芯片封装
                                                 验收                                                测试验收

        首先我们来看盖房子,并不是每个开发商都有能力全部流程都自己搞定的,他会去找设计院做设计规划,找施工队搬砖,找装修公司做装修,找第三方机构做验收。当然不排除一些大的开发商有能力(主要是要有钱)自己完成全部工作,其实大部分也是自己的子公司。

        接下来我们开看芯片制造,同样的芯片制造也是只有少数几家大公司能够能够集全部芯片制造产业链于一身(IDM)。芯片厂商首先提出需求,由芯片设计公司(Fabless)根据需求对芯片进行设计,设计完成后交由芯片生产公司(Foundry)进行生产,然后进行芯片封装,最后测试验收。

        细心的同学们已经注意到,我上面提到的IDM、Fabless和Foundry,这其实是三种芯片制造的运作模式,下面我将对着几种模式一一道来。

       少数几家大公司能够能够集全部芯片制造产业链于一身,如三星、TI等,我们称这种运作模式为IDM(Integrated Device Manufacture),早期多数集成电路企业采用的模式,这种模式的优势是设计、制造等环节协同优化,有助于充分发掘技术潜力,能有条件率先实验并推行新的半导体技术,IDM的劣势也很明显,公司规模庞大,管理成本较高,运营费用较高,资本回报率偏低。目前仅有极少数大企业能够维持。相当于龙头房企万科、恒大等。

        除了IDM模式,目前大部分芯片制造是由芯片设计公司主导的,相当于是盖房子找设计院做规划设计,但是这些设计公司并不具备芯片生产的能力,所以芯片设计完成后要将生产测试等环节交由代工厂进行生产,这种无工厂芯片供应商的模式称为Fabless模式,直译过来就是无晶圆,因为芯片的生产的主要原材料是硅晶圆,Fabless芯片公司只负责芯片的电路设计与销售,将生产、测试、封装等环节外包,Fabless的优势是资产较轻,初始投资规模小,创业难度相对较小,企业运行费用较低,转型相对灵活;劣势是与IDM相比无法与工艺协同优化,因此难以完成指标严苛的设计,同时由于tapeout(流片)成本非常高,所以与代工厂相比需要承担各种市场风险。这类企业主要有:海思、联发科(MTK)、博通(Broadcom)。相当于各大设计院。

        最后提供芯片生产制造、封装或测试的其中一个环节的代工厂模式称为Foundry模式,他们不负责芯片设计,可以同时为多家设计公司提供服务。主要的优势是不承担由于市场调研不准、产品设计缺陷等决策风险;劣势是:投资规模较大,维持生产线正常运作费用较高;需要持续投入维持工艺水平,一旦落后追赶难度较大。这类企业主要有:台积电、中芯国际集SMIC、台湾联华电子UMC、格罗方德Global Foundry。相当于施工队高级技术工种。

        OK,对于芯片制造就了解到这里,当别人在说fabless的时候,你知道是做纯芯片设计的我的目的就达到了。

       芯片的设计过程可分为两个部分,分别为:前端设计(也称逻辑设计)和后端设计(也称物理设计),这两个部分并没有统一严格的界限,凡涉及到与工艺有关的设计可称为后端设计,根据标题我们可以知道本课程是关于芯片设计的所以其他的环节我们只做了解。

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  • 芯片制造教材

    2014-10-25 10:13:09
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    2012-06-15 00:11:47
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    万次阅读 多人点赞 2019-05-04 10:19:31
    芯片制造全工艺流程详情 我们每天运行程序的芯片是这样造出来的,放大后的芯片机构,无与伦比的美,在如此微观世界,人类科技之巅。 芯片一般是指集成电路的载体,也是集成电路经过设计、制造、封装、测试后的...

    原文:https://blog.csdn.net/cyrj08/article/details/77990017

    芯片制造全工艺流程详情

    我们每天运行程序的芯片是这样造出来的,放大后的芯片机构,无与伦比的美,在如此微观世界,人类科技之巅。

    芯片一般是指集成电路的载体,也是集成电路经过设计、制造、封装、测试后的结果,通常是一个可以立即使用的独立的整体。如果把中央处理器CPU比喻为整个电脑系统的心脏,那么主板上的芯片组就是整个身体的躯干。对于主板而言,芯片组几乎决定了这块主板的功能,进而影响到整个电脑系统性能的发挥,芯片组是主板的灵魂。

    那么要想造个芯片,首先,你得画出来一个长这样的玩意儿给Foundry (外包的晶圆制造公司)▼

    再放大▼

    我们终于看到一个门电路啦! 这是一个NAND Gate(与非门),大概是这样▼

    A, B 是输入, Y是输出

    其中蓝色的是金属1层,绿色是金属2层,紫色是金属3层,粉色是金属4层。那晶体管(“晶体管”自199X年以后已经主要是 MOSFET, 即场效应管了 ) 呢?仔细看图,看到里面那些白色的点吗?那是衬底,还有一些绿色的边框?那些是Active Layer (也即掺杂层)。

    Foundry是怎么做的呢? 大体上分为以下几步:

    首先搞到一块圆圆的硅晶圆, (就是一大块晶体硅, 打磨的很光滑, 一般是圆的)

    图片按照生产步骤排列. 但是步骤总结单独写出.

    1、湿洗(用各种试剂保持硅晶圆表面没有杂质)

    2、光刻(用紫外线透过蒙版照射硅晶圆, 被照到的地方就会容易被洗掉, 没被照到的地方就保持原样. 于是就可以在硅晶圆上面刻出想要的图案. 注意, 此时还没有加入杂质, 依然是一个硅晶圆. )

    3、 离子注入(在硅晶圆不同的位置加入不同的杂质, 不同杂质根据浓度/位置的不同就组成了场效应管.)

    4.1、干蚀刻(之前用光刻出来的形状有许多其实不是我们需要的,而是为了离子注入而蚀刻的。现在就要用等离子体把他们洗掉,或者是一些第一步光刻先不需要刻出来的结构,这一步进行蚀刻).

    4.2、湿蚀刻(进一步洗掉,但是用的是试剂, 所以叫湿蚀刻)—— 以上步骤完成后, 场效应管就已经被做出来啦,但是以上步骤一般都不止做一次, 很可能需要反反复复的做,以达到要求。

    5、等离子冲洗(用较弱的等离子束轰击整个芯片)

    6、热处理,其中又分为:

    6.1 快速热退火 (就是瞬间把整个片子通过大功率灯啥的照到1200摄氏度以上, 然后慢慢地冷却下来, 为了使得注入的离子能更好的被启动以及热氧化)

    6.2 退火

    6.3 热氧化 (制造出二氧化硅, 也即场效应管的栅极(gate) )

    7、化学气相淀积(CVD),进一步精细处理表面的各种物质

    8、物理气相淀积 (PVD),类似,而且可以给敏感部件加coating

    9、分子束外延 (MBE) 如果需要长单晶的话就需要。

    10、电镀处理

    11、化学/机械表面处理

    12、晶圆测试

    13、晶圆打磨就可以出厂封装了。

    再通过图示来一步步看▼

    1、上面是氧化层, 下面是衬底(硅)——湿洗

    2、一般来说, 先对整个衬底注入少量(10^10 ~ 10^13 / cm^3) 的P型物质(最外层少一个电子),作为衬底——离子注入

    3、先加入Photo-resist, 保护住不想被蚀刻的地方——光刻

    4、上掩膜! (就是那个标注Cr的地方。中间空的表示没有遮盖,黑的表示遮住了。) —— 光刻

    5、紫外线照上去,下面被照得那一块就被反应了——光刻

    6、撤去掩膜——光刻

    7、把暴露出来的氧化层洗掉, 露出硅层(就可以注入离子了)——光刻

    8、把保护层撤去. 这样就得到了一个准备注入的硅片. 这一步会反复在硅片上进行(几十次甚至上百次)——光刻

    9、然后光刻完毕后, 往里面狠狠地插入一块少量(10^14 ~ 10^16 /cm^3) 注入的N型物质就做成了一个N-well (N-井)——离子注入

    10、用干蚀刻把需要P-well的地方也蚀刻出来,也可以再次使用光刻刻出来——干蚀刻

    11、上图将P-型半导体上部再次氧化出一层薄薄的二氧化硅—— 热处理

    12、用分子束外延处理长出的一层多晶硅,该层可导电——分子束外延

    13、进一步的蚀刻,做出精细的结构。(在退火以及部分CVD)—— 重复3-8光刻 + 湿蚀刻

    14、再次狠狠地插入大量(10^18 ~ 10^20 / cm^3) 注入的P/N型物质,此时注意MOSFET已经基本成型——离子注入

    15、用气相积淀 形成的氮化物层 —— 化学气相积淀

    16、将氮化物蚀刻出沟道——光刻 + 湿蚀刻

    17、物理气相积淀长出 金属层——物理气相积淀

    18、将多余金属层蚀刻。光刻 + 湿蚀刻重复 17-18 次长出每个金属层。

    附图的步骤在每幅图的下面标注,一共18步。

    最终成型大概长这样:

    其中,步骤1-15 属于 前端处理 (FEOL),也即如何做出场效应管。步骤16-18 (加上许许多多的重复) 属于后端处理 (BEOL),后端处理主要是用来布线。最开始那个大芯片里面能看到的基本都是布线!一般一个高度集中的芯片上几乎看不见底层的硅片,都会被布线遮挡住。

    SOI (Silicon-on-Insulator) 技术:

    传统CMOS技术的缺陷在于:衬底的厚度会影响片上的寄生电容,间接导致芯片的性能下降。 SOI技术主要是将 源极/漏极 和 硅片衬底分开,以达到(部分)消除寄生电容的目的。

    传统:

    SOI:

    制作方法主要有以下几种(主要在于制作硅-二氧化硅-硅的结构,之后的步骤跟传统工艺基本一致。)

    1. 高温氧化退火:

    在硅表面离子注入一层氧离子层

    等氧离子渗入硅层, 形成富氧层

    高温退火

    成型

    或者是

    2. Wafer Bonding(用两块! )不是要做夹心饼干一样的结构吗? 爷不差钱! 来两块!

    对硅2进行表面氧化

    对硅2进行氢离子注入对硅2进行氢离子注入

    翻面

    将氢离子层处理成气泡层将氢离子层处理成气泡层

    切割掉多余部分切割掉多余部分

    成型 + 再利用

    光刻

    离子注入离子注入

    微观图长这样:

    再次光刻+蚀刻

    撤去保护, 中间那个就是Fin撤去保护, 中间那个就是Fin

    门部位的多晶硅/高K介质生长门部位的多晶硅/高K介质生长

    门部位的氧化层生长门部位的氧化层生长

    长成这样

    源极 漏极制作(光刻+ 离子注入)

    初层金属/多晶硅贴片

    蚀刻+成型

    物理气相积淀长出表面金属层(因为是三维结构, 所有连线要在上部连出)

    机械打磨(对! 不打磨会导致金属层厚度不一致)

    成型! 成型!

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    早前,英国金融时报称,华为正计划在上海建造不使用美国技术的芯片制造工厂,该厂将从低端的45纳米起步。华为计划在2021年底之前制造用于“物联网”设备的28纳米芯片,在2022年底之前生产用于5G电信设备的20纳米芯片。

    与此同时,台积电赴美建厂,按照台积电的规划,该新厂预计将于2021年动工,2024年开始量产5nm制程芯片。当前台积电计划招聘良率提升工程师、制程整合工程师等数十个工种。

    此外,三星在芯片制造领域也动作频频,三星、高通的5nm芯片也将分别在接下来的两个月如期面世。三星当前也在寻求打入中国制造商的供应链,计划与中国手机厂商保持更紧密的合作关系。目前,三星 Exynos 980和880两款信号的手机芯片已经被vivo采纳。

     

    我们知道,国内公司在芯片生产各个环节上,在设计和封测能力上并不逊色,但在制造能力上存在短板,当然,全球也仅仅三星和台积电具备5nm芯片量产制造的能力。市场走到今天,芯片制造领域的竞争,在今天要超过以往时代。

    台积电的成功,是技术优先思维的成功

    芯片制造这一战场,台积电毋庸置疑是最大赢家,而且是所有进入这一市场领域的玩家无法绕过的最大对手。

    根据台积电公布的2019年年报显示其在晶圆代工领域远超竞争对手三星、格罗方德等厂商,占据市场半壁江山。集邦咨询旗下拓墣产业研究院发布的2020年Q1全球晶圆代工厂营收排名中,台积电排第一位,市场份额为54.1%。

    台积电的发展历程其实一直是有着时代的机遇在,并且一直在顺势而为。

    早在上世纪80年代,美国半导体将产业转移到日本,以缩减成本。当时,美国科技巨头想的是如何省去生产设备等大额的固定资产投资,放弃这些利润较低的生产、测试、封装等工序,专注于利润最高的设计工作。

    芯片制造与设计的分离趋势开始呈现。而台积电创始人张忠谋彼时就意识到,众多芯片设计公司不可能像IBM、德州仪器一样拥有全产业链的设计、生产能力。

    在彼时,台积电乘着美国半导体产业转移的趋势吸收了一系列美国的技术。在创业初期,有赖于飞利浦的技术支持下,以3.0um与2.5um切入市场。后来台积电吸收了第一个大客户英特尔的技术,英特尔不但转让了制造工艺技术,还提供生产资金,扶植台积电。此外,台积电还从IBM获得了生产工艺的授权。

    让美国的这些老牌科技巨头没有想到的是,台积电在生产制造这一领域在快速的超越它们,是典型的师夷长技以制夷,青出于蓝而胜于蓝。

    比如说,在1999-2009这十年,台积电通过高强度的资本和研发投入,在工艺上超越了英特尔生产工艺,早前台积电在铜制工艺上实现突破,终结了IBM的代工技术霸权,此外,还在湿刻法技术上实现重大突破,击败行业龙头尼康。

    后来随着智能手机的兴起,台积电拿下了诸多行业顶尖的客户——华为海思、苹果、高通,在技术上不断精进,曾经为尽快推出10纳米,推出“夜鹰计划”,研发人员三班倒投入先进制程开发工作。

    值得一提的是,台积电的资本开支规模一直保持着对业内的遥遥领先,在1992年至2017年,台积电每年研究费用从5百万美元快速增长至27亿美元。比如2017年资本开支分别是联电和中芯的7.6和4.7倍,不断扩大产能上的差距。相比之下,联电和中芯国际的研究费用开支一直为处于停滞不前的状态。

    也因为如此,从14nm、10nm、7nm再到5nm,台积电的不断精进,成就了其自身的行业霸主地位。

    当前,能够生产14nm以下芯片的厂商,仅有台积电、三星以及英特尔等厂商,而5nm芯片,仅有台积电和三星。

    但台积电目前已经突破3nm和2nm方面的制程技术,消息指出它将在2021年试产3nm的芯片,2022年量产3nm的芯片,并有望在2024年量产2nm的芯片。台积电已经成为了全球规模最大并且拥有着最先进的芯片代工制程工艺的芯片代工厂商。

    说到底,台积电成功的背后,是技术优先思维的成功,这也与台积电创始人张忠谋的前瞻性战略眼光息息相关,他准确的看到芯片设计与制造垂直分工的时代大势已来,因此开创晶圆代工模式,突破了原有的游戏规则。

    而要在芯片代工制造这一领域做深,必然需要从企业内部持续投入,张忠谋也很早便意识到技术和生产工艺的领先是科技制造业企业的核心竞争优势,一手通过过持续的高额资本投资,一手从外部吸收先进技术,通过内外部融合,推动技术和生产的持续领先,最终打造出了较深的壁垒护城河。

    未来的市场变数依然存在

    但未来的市场走势,是不是一定是台积电一家独大的趋势一直延续下去呢,在笔者看来,台积电在未来数年保持芯片制造领域的领头羊地位依然是大概率事件,但未来台积电未来面临的竞争形势已变,行业依然将呈现出诸多变数。在过去,尽管美国众多科技巨头一直是GPU和微处理器等新芯片产品开发上的领头羊。但是,当今美国正在芯片制造与圆晶厂建厂速度层面失去优势。以英特尔、格罗方德为首的美国芯片代工厂商在工艺技术方面已被台积电和三星甩下,而芯片制造商在美国建造新晶圆厂https://www.xiaoshuo98.com/的速度也低于其亚洲竞争对手。

    美国科技行业用台积电这枚棋子去将华为一军,但是美国的科技行业希望其自身本土厂商能够在芯片制造这一领域能有所作为,美国科技领域也在暗暗布局新的战略,以防止其本土厂商在半导体制造领域持续落后于人。

    当前,美国科技产业已有新的计划,即它正在试图通过建立芯片联盟、在本土建立圆晶厂、老牌厂商升级工艺的打法来应对竞争。台积电赴美建厂,也是基于美国的这方面战略诉求——在美国建立一个新的高端工艺晶圆厂。

    当前,因美国针对华为的禁令,致使日韩也有了危机感,均在布局自建芯片产业链。邀请台积电赴美建厂,或许意味着美国科技巨头自身也慌了,亟待在本土就解决芯片制造的短板。

    在芯片制造领域的一系列变局,对台积电而言,不是好事。对于美国的科技巨头高通苹果而言,台积电也是一个即依赖,也要防备的供应商。

    因为在今天的5G市场份额中,从高通X50、X55芯片,到苹果A14芯片,无一例外都是由台积电代工生产。目前,台积电已经赢得了全球5G芯片90%的订单,垄断局面已经非常明显。

    美国科技巨头一方面需要依赖台积电的制造技术,一方面也在防着台积电议价权过高。随着台积电的发展,高通苹果等巨头可能会考虑反过来再度扶持三星或者其他厂商来制衡台积电一家独大。

    随着台积电势力愈加壮大,也给予了三星极大的压力,要知道,在制造在A11芯片之前,三星曾是苹果的主要芯片供应商之一,但是由于彼时的三星在手机市场太过强大,是苹果的主要竞争对手。

    当时的苹果担心自己的芯片制造代工这一环节如果被三星掣肘,因此,苹果有意识的开始扶持台积电,这在当时也恰恰拯救了处于危机中的台积电。

    过去三星与台积电同为苹果供应商,两者在苹果供应链中,也大致处于势均力敌态势,后来随着苹果愈加倾向于扶持台积电,两者开始呈现出差距。

    但在今天,情况又有不同,三星对苹果的手机业务不再构成强有力的威胁,台积电一家独大无可替代的趋势越来越强,三星也在谋求更多的订单,苹果与三星合作的可能性再度变大。

    因为苹果一向是双供应商策略,一旦某家厂商在该领域呈现出一家独大的小说酒吧趋势之时,苹果就开始转而扶持新的供应商,给原有厂商施加压力、防止一家独大之余,也将议价权牢牢掌控在自己手里,比如为了制衡富士康,苹果扶持了立讯精密,富士康在手机代工领域一家独大的局面正在被打破。

    随着当前台积电一家独大的势头愈加明显,议价权越来越高,苹果反过来再培育三星或者扶持新的芯片制造商制衡台积电的可能性就变大了。

    事实上当前已经显示出相关迹象,日前苹果发布了ARM版MacBook,然而苹果却正与三星洽谈,希望三星消化一部分M1处理器。虽然说台积电的5nm产能触顶是一部分原因,但同时也透露出苹果有扶持三星制衡台积电的意图。

     

    当前三星也开始在中国寻求合作的机会,如果能与中国大陆的手机厂商建立稳定的供货与合作关系,在芯片制造领域实力不容小觑的三星在与台积电的竞争中有机会扳回一手。

    因此,从芯片制造领域来看,台积电的成功,是源于过去一系列时代机遇与利好加诸于它身上,加之台积电自身一直保持着稳定的进步与创新,在一个相对良好的国际市场竞争大环境下,推着它得以安稳的壮大。

    但如今国际市场各方竞争暗潮汹涌,多方势力涌入,从美国到中国大陆、韩国、日本等,各方均对芯片制造领域有了更大的野心与诉求,台积电面临的竞争压力也要更大。

    从国内来看,芯片设计和制造行业投资火热。据SIA和BCG称,中国晶圆厂产能的份额将从2000年的3%跃升至 2020年的15%。早前余承东也表示,华为过去没有涉足芯片制造,所以麒麟9000因美国制裁可能成为绝版。

    当下华为上海建芯片厂,也看得出其未来想解决这一短板决心很大。但与此同时,我们也要清醒的看到,台积电已经领先太多,日前清华大学教授魏少军谈到,中国28nm芯片产业链在1-2年内才能走向成熟,这意味着中国大陆芯片制造领域还有很长的路要走。

    在未来几年甚至10年内,中国台湾的台积电稳坐芯片制造代工霸主之位的可能性依然很大,但各方暗潮涌动,市场变数依然存在,竞争压力要远超过往了。

    芯片制造的未来与台积电成功带来的启示

    纵观目前的晶圆体工厂,只有三星在技术方面能够与台积电匹敌,无论是美国的格罗方德,还是国内的中芯国际与之依然相差甚远。但对于台积电在美国的大客户而言,他们在也思考如何去制衡台积电。

    台积电技术虽强,也得依赖这些大客户的订单产生源源不断的利润,它也担心供应商因为警惕自己而培植新兴势力,这是台积电的风险之处。

    台积电应邀赴美建厂,可能也是考虑到这一层的利益绑定关系。

    从未来的技术发展走势来看,芯片业界已经接受了晶体管尺寸接近下限的现实,摩尔定律的效应也将在未来显现,美国半导体工业协会曾发表一份报告,这份报告宣称,到2021年,硅晶体管尺寸的缩小将不再是一件经济可行的事情。取而代之的是,芯片将以另一种方式发生变化.

    这需要找到一种新材料比如石墨烯、碳纳米管、碳化硅、氮化镓等代替硅,并通过全新物理机制实现全新的逻辑、存储及互联概念和器件,推动半导体产业的革新,那么原有的晶圆加工厂商其原有的垄断格局就将打破。

    而国内则提出了利用碳纳米管来取代硅的方案,如果碳基芯片能够取代硅芯片,那么晶圆的生产工艺就不一样了这就是另外一套玩法,不过从目前来看,这条路还是相当漫长。从当前来看,光刻机与硅芯片依然是绕不开的一道坎。

    台积电的成功本身也给一众IT科技企业上了一课。

    因为相对芯片设计,芯片制造的难度远在其上,任正非近期指出:“中国大陆芯片制造的问题主要出在制造设备、基础工业以及化学制剂上。芯片制造的每一台设备、每一项材料都非常尖端、非常难做,没有高端的有经验的专家是做不出来的。”

     

    因此,对于厂商而言,要懂得顺势而为,善于利用行业已有利于并将技术创新放在第一位,提升装备制造业、化学产业的竞争力。持续积累、培育并吸收高端芯片人才,打破原有的技术瓶颈与规则,要有长期主义的战略决心。

    芯片需要砸钱,但光靠砸钱也不行,芯片是一个需要成千上万的学霸不断累积的产业,这是一个需要长期主义思维去坚守的领域。知乎上有些在台积电与SMIC都工作过的人说在台积电工作像在学校,在SMIC像是在房地产行业。如果要拿玩房地产那一套来玩芯片,是行不通的。

    台积电的代工模式创新是基于未来的垂直分工的趋势准确把握住了方向,而技术创新决定了它能走多远。

    在模式创新已经确定的前提下,如何从技术创新与精进的角度去建立自己的护城河,做到竞争对手难以超越的程度,可能是台积电的成功留给其他厂商的经验教训,这一点,也是目前诸多IT企业所缺失的。

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  • 芯片制造工艺中的衡量指标

    千次阅读 2020-02-16 21:22:33
    目录一、芯片厂商二、制程2.1 最小栅极宽度(栅长...1、芯片制造中常见的10nm/7nm/5nm制程是指什么的距离? 2、芯片制造工艺的先进行除了制程之外还有其它指标吗? 一、芯片厂商 目前芯片厂商有三类:IDM、Fabless、...


    这篇博客主要解决两个问题:
    1、芯片制造中常见的10nm/7nm/5nm制程是指什么的距离?
    2、芯片制造工艺的先进行除了制程之外还有其它指标吗?

    一、芯片厂商

    目前芯片厂商有三类:IDM、Fabless、Foundry。
    IDM(集成器件制造商) 指 Intel、IBM、三星这种拥有自己的晶圆厂,集芯片设计、制造、封装、测试、投向消费者市场五个环节的厂商,一般还拥有下游整机生产。
    Fabless(无厂半导体公司) 则是指有能力设计芯片架构,但本身无厂,需要找代工厂代为生产的厂商,知名的有 ARM、NVIDIA、高通、苹果和华为。
    Foundry(代工厂) 则指台积电和 GlobalFoundries(格芯GF),拥有工艺技术代工生产别家设计的芯片的厂商。我们常见到三星有自己研发的猎户座芯片,同时也会代工苹果 A 系列和高通骁龙的芯片系列,而台积电无自家芯片,主要接单替苹果和华为代工生产。

    集成电路制造过程中,光刻工艺是最直接体现其工艺先进程度的技术。其中光刻技术的分辨率是指光刻系统所能分辨和加工的最小线条尺寸,决定了CPU中的晶体管最小特征尺寸。
    ASML NXE-3350B光刻系统
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    ASML NXE-3350B光刻系统

    NXE-3350B是ASML生产的EUV光刻设备,EUV光刻是一种极紫外光刻(Extreme Ultra-violet),它以波长为10-14纳米的极紫外光作为光源的光刻技术。具体为采用波长为13.4nm 的紫外线。极紫外线就是指需要通过通电激发紫外线管的K极然后放射出紫外线。
    之所以选用紫外线是因为目前可知且安全的最小波长。(排序从大到小为无线电波、微波、红外线、可见光、紫外线、X射线、γ射线。)

    二、制程

    根据ITRS《国际半导体技术蓝图》里面的相关规定,平常说说的16nm、14nm、10nm就是用来描述半导体制程工艺的节点代数,针对不同的对象,这些参数实际表示的间距含义是不同的。 在DRAM中,可能是描述在DRAM Cell中两条金属线间最小允许间距Pitch值的一半长度Half-Pitch半节距长度;而用在CPU上时,可能描述的则是CPU晶体管中最小栅极线宽。
    以下说明的是CPU制程。

    2.1 最小栅极宽度(栅长)

    制程一般以特征尺寸来体现,所谓的特征尺寸就是原胞中的最小尺寸,通常以栅极的宽度来表征。因此常说的制程是多少纳米,其实质就是栅极的最小宽度是对应的纳米数。
    一个晶体管(场效应管)结构大致如下:
    在这里插入图片描述
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    图中晶体管中,Gate(栅极)与P型半导体材料之间为绝缘氧化层材料(一般为二氧化硅),Source(源极)和Drain(漏极)连接N型半导体材料, P型半导体材料多子为带正电的空穴,N型半导体材料多子为带负电的自由电子,后面有个“+”号表示电子占绝对主导地位。电流从源极流入漏级,栅极相当于闸门,主要负责控制两端源极和漏级的通断。
    源极和漏极之间由于是P型材料,所以当栅极不通电时,源极的电子穿过P型材料时,电子与P型材料中的空穴中和,电子就无法到达漏极,即源极和漏极处于断路状态,表示状态0。
    当栅极通电时,将P型材料中带负电的电子吸到栅极附近(虽然P型材料中的电子不多),形成一个通道,这样源极的电子就不会被中和,使得源极的电子能顺利到达漏极,即源极和漏极处于连接状态,表示状态1。

    从源极到漏极,电流会损耗,而栅极的宽度则决定了电流通过时的损耗,表现出来就是手机常见的发热和功耗,宽度越窄,功耗越低。而栅极的最小宽度(栅长),就是 XX nm工艺中的数值。上图中的L就是栅极的宽度。L越短表示电流可以用更短的路径从 Source 端到 Drain 端[1]

    2.2 制程越小越好

    1、增加收益。栅长越小,那么单个晶体管就越小,则做出来的CPU die面积就越小,相同大小的晶圆就能生产出更多的CPU die。(什么是CPU die?
    2、提高性能。栅长越小,说明在相同面积的CPU die上可以集成更多的晶体管,那么CPU的性能也会得到提升。(这不是绝对的,还与CPU的设计有关)
    3、降低功耗。 栅长变小,那么工作电压会相应降低,CPU的功耗也会随之降低。
    4、提高CPU主频。 在更先进的工艺下,晶体管截止频率上会有更好表现,CPU也自然能工作在更高的频率上。

    2.3 20nm制程的技术问题

    当栅极宽度逼近 20nm 时,栅极对电流控制能力急剧下降,出现“电流泄露”问题。为了在 CPU 上集成更多的晶体管,二氧化硅绝缘层会变得更薄,只有几个原子那么厚,那么这个时候对于晶体管来说是十分不稳定的,会导致电子随意穿过壁垒导致漏电,导致芯片功耗增加。

    电流泄露将会导致:功耗的提高和信号模糊。
    1、电流泄露将直接增加芯片的功耗,为晶体管带来额外的发热量;
    2、电流泄露导致电路错误,信号模糊。为了解决信号模糊问题,芯片又不得不提高核心电压,功耗增加,陷入死循环。

    因而,漏电率如果不能降低,CPU 整体性能和功耗控制将十分不理想。之前台积电产能跟不上很大原因就是用上更高制程时遭遇了漏电问题。

    解决方案:
    Intel弄出了高介电常数薄膜(High-k Dielectric)和金属门集成电路,以及耳熟能详的FinFET鳍式场效晶体管结构,通过增加绝缘层表面积来增加电容值,以此降低漏电流大小的问题。

    2.4 10nm制程的技术问题

    当晶体管的尺寸缩小到一定程度(业内认为小于 10nm)时会产生量子隧穿效应,这时晶体管的特性将很难控制,芯片的生产难度就会成倍增长。

    在经典物理中,宏观粒子的能量小于势垒高度时,这个粒子是不可能穿过这个势垒,但是对于微观粒子,此时具有波粒二象性,神奇的量子效应就出现了,即便是能量低于势垒高度,仍有一定的概率可以突破势垒。

    这要就造成一个大问题,这个电子到底过去了没有,监测到没有,逻辑门该输出0还是1,答案不知道,那么CPU就不能正常工作,因此要杜绝这个问题发生。

    由于量子隧穿效应导致良品率较低,所以骁龙 835 出货时间推迟,X30 遥遥无期。另外,骁龙 835 用上了 10nm 的制程工艺,设计制造成本相比 14nm 工艺增加接近 5 成。

    Intel、台积电、三星等半导体制造前沿企业均已经针对这个问题进行了研究,依然有一些措施可以防止量子隧穿效应的出现。

    三、FinFET

    业界主流芯片还停留在 20/22nm 工艺节点上的时候,Intel 就率先引入了 3D FinFET 这种技术。后来三星和台积电在 14/16nm 节点上也大范围用上了类似的 FinFET 技术。

    FinFET(Fin Field-Effect Transistor)称为鳍式场效应晶体管,是一种新的晶体管,称为 CMOS。具体一点就是把芯片内部平面的结构变成了3D,把栅极形状改制,增大接触面积,减少栅极宽度的同时降低漏电率,而晶体管空间利用率大大增加。目前已经被大规模应用到手机芯片上。图中左边为平面型,右边为FinFET。
    在这里插入图片描述

    LPE/LPP/LPC/LPU 又是什么?

    在工艺分类上,芯片主要分两大类:
    HP(High Performance): 主打高性能应用范畴;
    LP(Low Power): 主打低功耗应用范畴。
    满足不同客户需求,HP 内部再细分 HPL、HPC、HPC+、HP 和 HPM 五种。

    HP 和 LP 之间最重要区别就在性能和漏电率上,HP 在主打性能,漏电率能够控制在很低水平,芯片成本高;LP 则更适合中低端处理器使用,因为成本低。

    芯片除了在制程上寻求突破,工艺上也会逐步升级。

    四、半导体工艺的衡量指标

    下表是三星和台积电对7nm制程的定义, MTr/mm2指的是每平方毫米有几百万个晶体管。

    Process Samsung 7LPP TSMC 7FF TSMC 7FF+
    晶体管密度 63 MTr/mm2 (1.4c×Qualcomm Centriq 10nm density) 83 MTr/mm2 (Apple A12)
    最小金属间距 46 nm 40 nm <40 nm
    EUV implementation Replace quad-pattered metal: 20% of total layer set None 4 layers
    EUV-limited wafer output 1500 wafers/day N/A ~1000wafers/day

    注:表中的晶体管密度与具体芯片的型号有一定关系。据悉,三星7nm工艺是每平方毫米1.0123亿个。至于台积电、GF两家的7nm,晶体管密度比三星要低一些。

    从表中的数据可知,不同的公司对于7nm制程的定义时有区别的,一个芯片的工艺先进性不能只通过多少纳米制程来判断

    线宽(栅长)仅仅代表工艺节点,但要衡量这个工艺的好坏,Gate Pitch栅极间距Fin Pitch鳍片间距Minimum Metal Pitch最小金属间距Logic Cell Height逻辑单元高度(逻辑单元高度低,在3D堆叠上更有优势) 的参数更具参考意义。

    在这里插入图片描述
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    Intel 执行副总裁兼制造、运营和销售集团总裁 Smith 表示,目前业界经常用 16 纳米、14 纳米、10 纳米等制程节点数字来衡量半导体行业的工艺发展,这些数字的确曾经有它真实的物理意义,但现在却并非如此。实际上,Smith 给出了另外一个衡量性能的指标:Transistor Density晶体管密度

    Intel处理器架构与集成部门主管、高级院士Mark Bohr提出以晶体管密度来衡量半导体工艺水平

    为了提升晶体管密度,在推动制程工艺前进的同时,Intel在 14 纳米制程中采用了鳍式场效应晶体管(FinFET)超微缩技术(Hyper Sacling),其中超微缩技术能够让 14 纳米和 10 纳米上的晶片面积缩小了 0.5 倍以上。

    10纳米技术密度对比:

    英特尔(10nm) TSMC(10nm) 三星(10nm)
    鳍片间距 34 nm 36 nm 42 nm
    栅极间距 54 nm 66 nm 68 nm
    最小金属间距 36 nm 42 nm 48 nm
    逻辑单元高度 272 nm 360 nm 420 nm
    逻辑晶体管密度 100.8 MTr/mm2 48.1 MTr/mm2 51.6 MTr/mm2

    晶体管密度越大,意味着在同等的空间内,能容纳更多的晶体管,晶体管越多,则芯片内的处理运算单元越强,芯片的处理能力越强。晶体管密度越大,说明晶体管之间的距离越近,电子在移动中的损耗也越小,功耗也能得到提升。

    五、参考资料

    [1]: 简单来说,我们常听到的 22nm、14nm、10nm 究竟是什么意思?
    [2]: 超能课堂(135):纳米制程背后的真真假假
    [3]: 摩尔定律永不过时?Intel 全球首发 10 纳米技术,并正面怼上了三星、台积电
    [4]: 半导体全面分析(四):晶圆四大工艺,落后两代四年!
    [5]: Intel 10nm工艺揭秘:晶体管密度比肩台积电/三星7nm
    [6]: 意大利炮(面)来了?深度解析Intel初代10nm Cannon Lake处理器

    六、延伸阅读

    [1]: 半导体全面分析(一):两大特性,三大政策,四大分类!
    [2]: 半导体全面分析(二):设计两大巨头、EDA三分天下、四大指令集!
    [3]: 半导体全面分析(五):先进封装,验证检测,并道超车!

    展开全文
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