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  • 逻辑电路

    2012-06-18 15:56:41
    分组合逻辑电路和时序逻辑电路。前者由最基本的“与门”电路、“或门电路”和“非门”电路组成,其输出值仅依赖于其输入变量的当前值,与输入变量的过去值无关—即不具记忆和存储功能;后者也由上述基本逻辑门电路...

    是一种离散信号的传递和处理,以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路和时序逻辑电路。前者由最基本的“与门”电路、“或门电路”和“非门”电路组成,其输出值仅依赖于其输入变量的当前值,与输入变量的过去值无关—即不具记忆和存储功能;后者也由上述基本逻辑门电路组成,但存在反馈回路—它的输出值不仅依赖于输入变量的当前值,也依赖于输入变量的过去值。由于只分高、低电平,抗干扰力强,精度和保密性佳。广泛应用于计算机、数字控制、通信、自动化和仪表等方面。最基本的有与电路、或电路和非电路。

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  • 数字逻辑的课件 ppt 课件数字逻辑电路 数字逻辑电路 数字逻辑电路 数字逻辑电路
  • 本文主要讲了单片机逻辑电路运算符及逻辑电路符号,下面一起来学习一下
  • 你了解如何如何分析组合逻辑电路与时序逻辑电路吗?  数字电路根据逻辑功能的不同特点,可以分成两大类,一类叫组合逻辑电路(简称组合电路),另一类叫做时序逻辑电路(简称时序电路)。  逻辑电路的特点  ...
  • 组合逻辑电路&时序逻辑电路

    千次阅读 2019-06-19 19:23:39
    逻辑电路根据是否包含记忆元件,分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件,某时间点的输出(逻辑函数值)仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中,...

    逻辑电路根据是否包含记忆元件,分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件,某时间点的输出(逻辑函数值)仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中,当前的输出只取决于当前的输入。而在时序逻辑电路中,只知道当前的输入并不足以确定当前的输出。也就是说,时序逻辑电路是一种过去的电路状态也会对输出产生影响的逻辑电路。

    时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两种。同步时序逻辑电路中,输入和内部状态的变化由时钟信号控制同步进行,而异步时序逻辑电路则不需要时钟信号。FPGA电路设计一般使用同步时序逻辑电路。

     

    https://blog.csdn.net/HEN_MAN/article/details/6923155

    逻辑电路:

    以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路时序逻辑电路。前者的逻辑功能与时间无关,即不具记忆和存储功能,后者的操作按时间程序进行。由于只分高、低电平,抗干扰力强,精度和保密性佳。广泛应用于计算机、数字控制、通信、自动化和仪表等方面。 最基本的有与电路 或电路 和非电路。简单的逻辑电路通常是由门电路构成,也可以用三极管来制作,比如,一个NPN三极管的集电极和另一个NPN三极管的发射极连接,这就可以看作是一个简单的与门电路,即:当两个三极管的基极都接高电平的时候,电路导通,而只要有一个不接高电平,电路就不导通……

    组合逻辑电路:

    组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。组合逻辑电路可以有若个输入变量和若干个输出变量,其每个输出变量是其输入的逻辑函数,其每个时刻的输出变量的状态仅与当时的输入变量的状态有关,与本输出的原来状态及输入的原状态无关,也就是输入状态的变化立即反映在输出状态的变化。组合逻辑电路没有记忆功能。

    在VHDL编程设计中,程序一般分为时序逻辑(Sync_process)和组合逻辑(Async_process)两部分。时序逻辑是具有记忆功能的,在时序部分的赋值会产生寄存器以供后续逻辑使用。但是,在组合逻辑部分,应该只产生控制信号,在该控制信号的控制下,在时序部分赋值产生寄存器。如果在组合逻辑部分进行了下面类似的运算:

    when st1 =>

    a <= *&^&^&;

    NextState <= st2;

    when st2 =>

    b <= *&%&*;

    NextState <= st3;

    when st3 =>

    c <= a+b;

     

    那么,在仿真中虽然能看到c确实被赋值为a+b,但是,烧板子之后,c的值仍旧为0。这是因为\在组合逻辑中,一个signal又被放在等式左边又被放在等式右边,会产生memory,但是,其实组合逻辑是无记忆性的,是不允许产生memory的,所以没有寄存器(只在时序部分clk控制下产生)生成,a和b的生命周期只有在各自被赋值的状态中有效,跳出该状态之后,该信号就被重新置0。所以,正确的做法是在组合逻辑部分发送控制信号,enable时序部分的计算与赋值。

    时序逻辑电路:

    时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。时序电路具有记忆功能。

    同步时序电路:时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中同步时序电路是指各触发器的时钟端全部连接在一起,并接系统时钟端;只有当时钟脉冲到来时,电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化;状态表中的每个状态都是稳定的.

    异步时序电路:

    时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路.

    同步时序逻辑设计中整个电路可看做由组合逻辑和寄存器相间隔而成。

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  • 组合逻辑电路 特点:是任意时刻的输出仅仅取决于当前时刻的输入,与电路之前的历史状态无关(即无记忆能力) 组合逻辑电路的设计通常包含以下几个步骤: 进行逻辑抽象。分析事件的因果关系,确定输入变量和输出变量...

    组合逻辑电路

    特点:是任意时刻的输出仅仅取决于当前时刻的输入,与电路之前的历史状态无关(即无记忆能力)

    组合逻辑电路的设计通常包含以下几个步骤:

    • 进行逻辑抽象。分析事件的因果关系,确定输入变量和输出变量,列出输入变量和输出变量的逻辑真值表。
    • 写出逻辑函数。将真值表转换为对应的逻辑函数式,或者直接画出卡诺图,然后使用第三章中介绍的卡诺图将逻辑函数进行化简。
    • 根据化简后的逻辑函数,画出逻辑电路图。

    常见的组合逻辑电路:多路选择器、编码器、译码器、移位器、比较器、

    多路选择器

    最简单的多路选择器(Multiplexer)是1位二选一多路器
    当输入S为高电平时,输入Y的值为输入A1的值;
    当输入S为低电平时,输入Y的值为输入A0的值。

    四选一多路选择器代码

    module MUX4X32 (A0, A1, A2, A3, S, Y);
    input [31:0] A0, A1, A2, A3;
    input [1:0] S;
    output [31:0] Y;
      function [31:0] select;
         input [31:0] A0, A1, A2, A3;
    input [1:0] S;
           case (s)
              2ˊb00: select = A0;
              2ˊb01: select = A1;
              2ˊb10: select = A2;
              2ˊb11: select = A3;
           endcase
      endfunction
      assign y = select (A0, A1, A2, A3, S);
    end module
    

    译码器

    在这里插入图片描述

    module DEC2T4 (I0, I1, Y0, Y1, Y2, Y3);
    input I0, I1;
    output Y0, Y1, Y2, Y3;
    not i0 (I0_n, I0);  
    not i1 (I1_n, I1);  
    nor  i2 (Y0, I0, I1);
    nor  i3 (Y1, I0, I1_n);
    nor  i4 (Y2, I0_n, I1);
    nor  i5 (Y3, I0_n, I1_n);
    endmodule
    

    编码器

    在这里插入图片描述

    比较器

    把比较输入信号之间是否相等的电路叫做比较器(Comparator):如果两个输入向量相等,则输出高电平,否则输出低电平
    在这里插入图片描述

    module CPT4 (A, B, Y);
    input [3:0] A, B;
    output Y;
    xor  i0 (D0, A[0], B[0]);
    xor  i1 (D1, A[1], B[1]);
    xor  i2 (D2, A[2], B[2]);
    xor  i3 (D3, A[3], B[3]);
    nor  i4 (Y, D0, D1, D2, D3);
    endmodule
    

    数据扩展器

    对数据进行符号扩展或零扩展
    在这里插入图片描述

    module EXT16T32 (X, Se, Y);
    input [15:0] X;
    input B;
    output Y;
    wire [31:0] E0, E1;
    wire [15:0] e = {16{X[15]}};
    parameter z = 16ˊb0;
    assign E0 = {z, X};
    assign E1 = {e, X};
    MUX2X32 i(E0, E1, Se, Y);
    endmodule    
    

     
     
     
     

    时序逻辑电路

    组合逻辑电路的特点是任意时刻的输出仅仅取决于当前时刻的输入,与电路之前的历史状态无关;

    而时序逻辑电路的 输出不仅取决于当前的输入,还取决于电路的历史状态。 因此我们需要一种元件能保存电路的状态信息。如果一个元件带有内部存储功能,它就包含状态,也称之为状态单元(State Element)。


    • 锁存器:锁存器在E的高(低)电平期间对信号敏感
    • 触发器:触发器在CP的上升沿(下降沿)对信号敏感

    共同点:具有0 和1两个稳定状态,一旦状态被确定,就能自行保持。一个锁存器或触发器能存储一位二进制码。

    不同点:

    • 锁存器—对脉冲电平敏感的存储电路,在特定输入脉冲电平作用下改变状态。
    • 触发器—对脉冲边沿敏感的存储电路,在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

    在这里插入图片描述


    常见的时序逻辑元件:锁存器、

    锁存器

    最简单的时序电路由一对反相器形成一个双稳态元件,如图所示。该元件具有两个稳定状态,只要一接上电源,它就随机出现两种状态中的一种,并永久保持这一状态。
    在这里插入图片描述
    若Q为高电平输出,则Vin2为高电平输入,Qn输出低电平,同时Vin1也为低电平输入,又使得Q继续保持高电平输出;

    若Q为低电平输出,则Vin2为低电平输入,Qn输出高电平,同时Vin1也为高电平输入,又使得Q继续保持低电平输出;


    SR锁存器

    上述双稳态元件虽然可以持续保存电路的状态信息,但是缺点是不能根据我们的需求去修改存储的信息。因此我们还需要其他的元件来实现我们的需求。
    在这里插入图片描述

    • 当Sn为输入高电平,Rn为输入低电平时,Qn输出为高电平,Q输出为低电平;
    • 当Sn为输入低电平,Rn为输入高电平时,Q输出为高电平,Qn输出为低电平;
    • 当Sn为输入低电平,Rn为输入低电平时,Q输出为高电平,Qn输出为高电平;
    • 当Sn为输入高电平,Rn为输入高电平时,此时电路的特性就像一个双稳态元件,但是电路的输出只能维持Q和Qn处于输出相反电平的逻辑状态。
    Sn Rn Q Qn
    1 1 维持不变 维持不变
    1 0 0 1
    0 1 1 0
    0 0 1 1

    En锁存器

    由于Sn-Rn锁存器对两个输入端的电平信号是一直敏感的,我们需要在Sn-Rn锁存器的基础上增加一个输入使能端En,使得输出只在使能端En为输入高电平时才对输入端的电平敏感。
    在这里插入图片描述

    D锁存器

    可在带输入使能端的Sn-Rn锁存器的基础上略作修改,使得修改后的元件能够保存一个二进制位的状态信息。我们把这种修改后的锁存器叫做D锁存器(D Latch)。

    module D_Latch (D, En, Q, Qn);
    input D, En;
    output Q, Qn;
    wire Sn, Rn, Dn;
    not i0 (Dn, D);
    nand i1 (Sn, D, En);
    nand i2 (Rn, En, Dn);
    nand i3 (Q, Sn, Qn);
    nand i4 (Qn, Q, Rn); 
    //这两行代码实现的是Sn-Rn锁存器
    endmodule
    

    在这里插入图片描述

    触发器

    D锁存器已经能够保存一个二进制位的状态信息,并且能够在输入使能端为高电平时改变其存储的信息,即通过输入使能端的电平信号去控制D锁存器的开闭。

    不过,在计算机芯片内部,我们往往需要通过输入的时钟边沿信号(时钟的上升沿或下降沿)去控制D锁存器的开闭,把这种用时钟边沿控制D锁存器中存储内容的元件叫做D触发器。

    用两个D锁存器和两个非门构成了一个上升沿触发式D触发器
    在这里插入图片描述
    Clk输入端为低电平时,主锁存器的En端为高电平输入,为打开状态;从锁存器的En端为低电平输入,为关闭状态。因此D触发器的输出端Q和Qn维持之前的状态信息。换句话说,此时D触发器中存储的信息是由从锁存器提供的。

    当Clk输入端从低电平变为高电平时,主锁存器的En端从输入高电平变为低电平,即变为关闭状态,其输出端Q保持En端电平降低前的D端输入的电平信息;从锁存器的En端从输入低电平变为高电平,即变为打开状态,其输出Q端与其输入D端的电平信号一致。换句话说,D触发器在时钟信号的上升沿采样D端输入信号并保存在其主锁存器中。

    当Clk输入端从高电平变为低电平时,主锁存器的En端从输入低电平变为高电平,即变为打开状态,其输出端Q`开始接收D端的输入电平并保持一致;从锁存器的En端从输入高电平变为低电平,即变为关闭状态,其输出端Q保持En端电平降低前的D端输入的电平信息。换句话说,D触发器在时钟信号的下降沿将其存储的信息从主锁存器移到从锁存器

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  • 组合逻辑电路

    2020-12-17 21:05:51
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  • 一、组合逻辑电路缺点 1)纯组合逻辑电路的缺点在哪? 纯组合电路容易产生毛刺,时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性 2)纯组合逻辑电路完成不了什么功能? 纯组合逻辑只能由当前...

    一、组合逻辑电路缺点

    1)纯组合逻辑电路的缺点在哪?

    纯组合电路容易产生毛刺,时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性

    2)纯组合逻辑电路完成不了什么功能?

    纯组合逻辑只能由当前输入决定当前输出,而不能实现带反馈的逻辑(纯组合电路,奇数个反相器串联闭环振荡器)。

    带反馈的逻辑,必须要通过寄存器把输出暂存起来,再由时钟沿去控制数据的反馈更新,这样电路才有意义。
     

    二、同步时序逻辑电路

              1)组合逻辑电路:

            在组合逻辑中当各路信号的路径长度不一样时那么组合逻辑的输出就会出现毛刺。如下图所示。F0和F1到达最后一个或门的路径长度不一样,那么在F端就会出现毛刺。

    å¾çæ¥èªä¹¦ç±ãVerilog HDLé«çº§æ°å­è®¾è®¡ã

           毛刺信号如下图影印部分所示,由于C经过一个非门才到达下面的与门,故F1相对于F0有延迟,那么在F端就会造成毛刺,这个毛刺就是有短暂的时间输出为0。

    å¾çæ¥èªä¹¦ç±ãVerilog HDLé«çº§æ°å­è®¾è®¡ã

            2)时序逻辑电路

            时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性。同时电路的更新由时钟控制

           但是利用时序电路,数据A,B,C的触发是在时钟沿,输出信号F也是在时钟沿去采,而这个时钟沿到来的时间是在F输出稳定之后,故对电路的毛刺具有容忍度。如下图,可以看到最后寄存器的输出O就不存在毛刺。

            这个特性使得在时序逻辑电路里面,电路的输出被采集到寄存器里面,并送往下一级电路的时候都是确定的而且是准确的,从而整体电路都是随着时钟沿在更新。

    三、组合逻辑电路

           纯组合逻辑只能由当前输入决定当前输出,而不能实现带反馈的逻辑,如下图所示,这样的话,你的电路就会陷入死循环而无法使用 。

           1)如果我们用如下的纯组合逻辑的方式描述就会出问题。

        2)这种带反馈的逻辑,必须要通过寄存器把输出暂存起来,再由时钟沿去控制数据的反馈更新,这样电路才有意义。

     

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  • 典型的同步逻辑电路如下: 上面只是对同步逻辑狭隘的定义,广义的概念:允许数字电路中有多个时钟,但是这些时钟具有下面条件之一: 这些时钟之间有着固定的因果关系; 他们所驱动的记忆单元在电路上是完全隔离的 ...
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空空如也

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