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  • JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。在实际应用中,它不仅有很强的通用性,而且能灵活地转换其他类型的触发器。由...

    JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。在实际应用中,它不仅有很强的通用性,而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。

    中文名

    JK触发器

    外文名

    JK flip-flop功能:

    置0、置1、保持和翻转

    基础:

    主从RS触发器

    特点:

    不用考虑一次变化现象

    JK触发器功能描述

    编辑

    语音

    JK触发器[1]

    逻辑简图如图1所示

    dd0f1d634211c6e5410b1e1b9ff43b0b.png

    图1

    JK触发器和触发器中最基本的RS触发器结构相似,其区别在于,RS触发器不允许R与S同时为1,而JK触发器允许J与K同时为1。当J与K同时变为1的同时,输出的值状态会反转。也就是说,原来是0的话,变成1;原来是1的话,变成0。 对应表如下:JK触发器运算

    JK动作QQnext动作

    00保持XX不变

    01重置X0重置

    10设置X1设置

    11反转1(0)0(1)反转

    JK触发器的时序图

    7e0cf6e301bbefc1c2fc308c3396f1ed.png

    脉冲工作特性如图2所示

    dec360c7448efe7257dcfc67e4fec34a.gif

    图2 JK触发器该触发器无一次变化现象,输入信号可在CP 触发沿由1变0时刻前加入。由图2可知,该电路要求J、K信号先于CP 信号触发沿传输到G3、G4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间test。

    输入信号在负跳变触发沿来到后就不必保持,原因在于即使原来的J、K信号变化,还要经一级与非门的延迟才能传输到G3和G4的输出端,在此之前,触发器已由G12、G13、G22、G23的输出状态和触发器原先的状态决定翻转。所以这种触发器要求输入信号的维持时间极短,从而具有很高的抗干扰能力,且因缩短tCPH 可提高工作速度。

    从负跳变触发沿到触发器输出状态稳定,也需要一定的延迟时间tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即tCPL大于2.8tpd。

    综上所述,对边沿JK 触发器归纳为以下几点:

    1.边沿JK 触发器具有置位、复位、保持(记忆)和计数功能; 2.边沿JK 触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生; 3.由于接收输入信号的工作在CP下降沿前完成,在下降沿触发翻转,在下降沿后触发器被封锁,所以不存在一次变化的现象,抗干扰性能好,工作速度快。

    JK触发器产品分类

    编辑

    语音

    JK触发器主从JK 触发器

    电路结构

    3f0500ee61842f5ce7db1c153301eb0a.gif

    图3 JK触发器电路图主从JK 触发器是在主从RS触发器的基础上组成的,如图3所示。 在主从RS触发器的R端和S端分别增加一个两输入端的与门G11和G10,将Q端和输入端经与门输出为原S端,输入端称为J端,将Q端与输入端经与门输出为原R端,输入端称为K端。

    工作原理

    由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:

    J=1,K=0时,Qn+1=1;

    J=0,K=1时,Qn+1=0;

    J=K=0时,Qn+1=Qn;

    J=K=1时,Qn+1=~Qn;

    由以上分析,主从JK 触发器没有约束条件。在J=K=1时,每输入一个时钟脉冲,触发器翻转一次。触发器的这种工作状态称为计数状态,由触发器翻转的次数可以计算出输入时钟脉冲的个数。

    工作特性

    建立时间:是指输入信号应先于CP信号到达的时间,用tset表示。由图4可知,J、K信号只要不迟于CP信号到达即可,因此有tset=0。保持时间:为保证触发器可靠翻转,输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变,而CP=1的时间为tWH,则应满足:tH≥tWH。

    cd7bc0b28dd702278ff2613b544135ec.png

    图4 JK触发器电路图传输延迟时间:若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间,则有:tPLH=3tpd tPHL=4tpd 最高时钟频率:因为主从触发器都是由两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转,CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转, CP低电平的持续时间tWL也应大于3tpd。因此,时钟信号的最小周期为:Tc(min)≥6tpd 最高时钟频率fc(max)≤1/6tpd。

    如果把图4的J、K触发器接成T触发器使用(即将J和K相连后接至高电平),则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL≥4tpd,如果CP信号的占空比为50%,那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd。

    JK触发器带清零功能的主从下降沿触发JK触发器

    若 Reset=0时:

    J=1,K=0时,Qn+1=1;

    J=0,K=1时,Qn+1=0;

    J=K=0时,Qn+1=Qn;

    be2c0ff867d5abad7c25472ba22a1e2f.png

    带清零功能的主从下降沿JK触发器J=K=1时,Qn+1=Qn;若 Reset=1时:

    不论J、K与Qn的值,Qn+1=0。

    JK触发器集成触发器

    集成JK触发器的产品较多,以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如图5所示。其功能表如表7.5.1所示。如果在一片集成器件中有多个触发器,通常在符号前面(或后面)加上数字,以表示不同触发器的输入、输出信号,比如C1与1J、1K同属一个触发器。

    综上所述

    对主从JK 触发器归纳为以下几点:

    1.主从JK触发器具有置位、复位、保持(记忆)和计数功能;

    2.主从JK触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生;

    4a3b378762bdf330ab34be4d08113a30.gif

    图5 JK触发器电路图3.不存在约束条件,但存在一次变化现象。4.产生一次变化的原因是因为在CP=1期间,主触发器一直在接收数据,但主触发器在某些条件下(Q=0,CP=1期间J端出现正跳沿干扰或Q=1,CP=1期间K端出现正跳沿干扰),不能完全随输入信号的变化而发生相应的变化,以至影响从触发器 状态与输入信号的不对应。

    JK触发器分立元件构成的触发器

    两个PNP三极管(上拉管)并联构成二输入与非门电路,三个PNP三极管并联则构成三输入与非门电路。

    每个按键按下时提供高电平,松开时提供低电平。CLK按下时主触发器工作,松开时从触发器工作。

    词条图册

    更多图册

    参考资料

    1.

    Digital electronics and design with VHDL

    .google book.25/2/2008[引用日期2017-05-12]

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  • 本文主要讲了jk触发器波形图怎么画?主从jk触发器波形图,下面一起来学习一下
  • 目录一、引言二、基本结构2.1 主从触发器2.2 边沿触发器三、主从JK触发器的问题——Catching problem四、学习心得 一、引言 一直不明白主从JK触发器与边沿JK触发器的区别,不知道为什么要产生边沿JK触发器这样一个...

    一、引言

    一直不明白主从JK触发器与边沿JK触发器的区别,不知道为什么要产生边沿JK触发器这样一个东西。主从触发器非门的那个巧妙一直蒙蔽了我的双眼,我一直觉得,有了那个非门,把主触发器和从触发器隔离开来,就实现了边沿触发。今天通过半个早上的专门对这一个主题的学习,我明白了。

    二、基本结构

    推荐观看:触发器(三)

    对于主从JK触发器与边沿JK触发器的讲解在视频的大约第6~11分钟。

    2.1 主从触发器

    主从JK触发器
    主从触发器是由两个RS锁存器构成的。

    当时钟信号为有效时,输入信号决定了主触发器的状态。当时钟信号下降的那一瞬,主触发器的输出决定了从触发器的状态,从而整个主从触发器的输出。

    主从JK触发器的工作原理:触发器空翻是什么意思?主从RS触发器如何实现边沿触发

    2.2 边沿触发器

    边沿JK触发器
    仅仅只在时钟信号下降的那一瞬间,决定整个触发器的输出。

    三、主从JK触发器的问题——Catching problem

    从JK触发器的结构中我们可以得出,尽管输出是在时钟信号的下降沿进行改变,但是取输入信号,是在时钟信号等于1的这一段时间里进行的。但是在这一段时间里,外面的J与K的输入信号完全可能发生变化,从而导致最终输出信号与我们所理想的不同。

    如果在时钟信号为有效的这段时间里,输入信号J发生了一次突起,那么就会产生1’s catching的问题。也就是出现了我们不想要的高电平的输出信号。
    在这里插入图片描述
    同理,相反地,如果在时钟信号为有效的这段时间里,输入信号K发生了一次突起,那么就会产生0’s catching的问题。也就是出现了我们不想要的低电平的输出信号。
    在这里插入图片描述
    在这里插入图片描述
    而对于边沿JK触发器,只在时钟信号下降的那一刻,输入信号才会对触发器有所影响,所以可以有效避免 catching problem 这样的问题出现。

    四、学习心得

    在查找各种资料,通过各种途径初步了解学习时序电路这一部分的时候,我发现,触发器,锁存器,这一块的内容,各界不同的人,会有不同的说法,逻辑门、触发器的图形表示会有不同,学习的角度也有所不同。

    可能有的人会叫锁存器也是触发器,然后就有了SR触发器,同步SR触发器,主从SR触发器,主从JK触发器,边沿JK触发器;可能有的人比较注重触发器的内部结构,习惯于具体到逻辑门,去由输入信号一步一步推出输出信号,而有的人则将触发器当作一个黑盒子,只考虑这个黑盒子的功能,而不去考虑它的内部具体是怎样工作的。

    当然,我们不能说是谁对谁错,因为他们各自的应用场景,使用的目的是不同的。我们学生,只能尽可能多地见到不同的说法,然后,认识就好。只针对一种说法,我们认识并且去运用它。

    展开全文
  • JK触发器仿真

    2015-05-30 23:38:21
    JK触发器变为D触发器的实验仿真,实现JK触发器的拓展使用。
  • JK触发器

    千次阅读 2018-09-03 09:05:51
    module cy4(input J, input K, input clk, input rst_n, output reg Q ); always @(posedge clk or negedge rst_n) if(!rst_n) Q <= 1’b0; els...
    module cy4(input J,
               input K,
    		   input clk,
    		   input rst_n,
    		   output reg Q
    		);
    always @(posedge clk or negedge rst_n)
      if(!rst_n) Q <= 1'b0;
      else 
        case({J,K})
    	  2'b00: Q <= Q;
    	  2'b01: Q <= 0;
    	  2'b10: Q <= 1;
    	  2'b11: Q <= ~Q;
    	endcase
    

    endmodule这里写图片描述
    测试脚本代码:
    `timescale 1 ns/ 1 ps
    module cy4_vlg_tst();

    reg J;
    reg K;
    reg clk;
    reg rst_n;
    wire Q;
    cy4 i1 (
    .J(J),
    .K(K),
    .Q(Q),
    .clk(clk),
    .rst_n(rst_n)
    );
    initial
    begin
    clk = 0;
    rst_n = 1;
    #10;
    J = 0;
    K = 0;
    #10;
    J = 0;
    K = 1;
    #10;
    J = 1;
    K = 0;
    #10;
    J = 1;
    K = 1;
    #10;
    $stop;
    $display(“Running testbench”);
    end
    always #10 clk = ~clk;
    endmodule

    展开全文
  • 所有jk触发器

    2012-02-10 13:18:32
    jk触发器
  • 上篇博文写了用仿真和综合来认识D触发器(通过仿真和综合认识D触发器(Verilog HDL语言描述D触发器)),这篇博文采用完全并行的方式来认识JK触发器。 让我们迅速进入正题吧。 J-K触发器的Verilog HDL程序代码 /...

    上篇博文写了用仿真和综合来认识D触发器(通过仿真和综合认识D触发器(Verilog HDL语言描述D触发器)),这篇博文采用完全并行的方式来认识JK触发器。

    让我们迅速进入正题吧。

    J-K触发器的Verilog HDL程序代码

    //边沿JK触发器
    module jk_trigger(clk, j, k, q);
    
    input clk, j, k;
    output q;
    reg q;
    wire qb;
    always@(posedge clk)       //时钟上升沿到来时,判断jk的值
    begin
    	case({j,k})
    	2'b00: q <= q;       //如果{j,k}=00,则触发器处于保持状态
    	2'b01: q <= 1'b0;    //如果{j,k}=01,则触发器置1
    	2'b10: q <= 1'b1;    //同理10,清零
    	2'b11: q <= ~q;      //11,翻转
    	default: q <= q;
    	endcase
    end
    
    assign qb = ~q;
    
    endmodule
    

    测试文件:

    //jk触发器的测试文件
    `timescale 1ns/1ps
    module jk_trigger_tb;
    
    reg j,k,clk;
    wire q;
    
    //时钟电路,周期为20ns
    always
    begin
    	#10 clk = ~clk;
    end
    
    //初始化
    initial
    begin
    	clk = 0;
    	j =	1'b0;
    	k = 1'b0;
    	#30 j = 1'b0; k = 1'b1;    //这30ns内,由于q处于保持状态,且q没有初始值,所以此时间段内q值应该处于不确定状态,
    	                           //当过了这30ns后,时钟上升沿到来,q值被置0;
    	#20 j = 1'b1; k = 1'b0;    //q值被置1;
    	#20 j = 1'b1; k = 1'b1;    //q值翻转为0;
    	#20 j = 1'b1; k = 1'b0;    //q值被置1;
    	                           //拭目以待呗;
    end
    
    jk_trigger u1(.j(j), .k(k), .clk(clk), .q(q));
    endmodule
    

    仿真波形:

    由仿真波形图可见,和我们在测试代码中说明的一模一样,说明设计正确。

    综合后电路图(RTL Schematic):

    展开后为:

    综合出来的电路貌似有点复杂了,但可以直观的看出,这个jk触发器在FPGA中是由D触发器组成的,也就是说FPGA中只有D触发器,其他触发器由D触发器组成。

    下面再看看Technology Schematic

    从中可以看出由查找表(lut),D触发器以及各种缓冲器(buf)组成,关于这里的各种buf是干什么的,可以查看这篇博文:

    【FPGA】IBUFG、IBUFGDS、IBUFDS...(这些到底是啥?)

    看完之后会有一定的感触的。


    最后给出J_k触发器的输入输出关系表格:

     

    边沿J-K触发器输入输出关系
    clk J K q qb
    上升沿 0 0 q ~q
    上升沿 0 1 0 1
    上升沿 1 0 1 0
    上升沿 1 1 ~q q

     

     

     

     

    展开全文
  • 基于Multisim14,绘制的JK触发器及D触发器构成计数型触发器仿真.
  • 边沿JK触发器

    2021-02-03 17:34:40
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    千次阅读 2019-12-20 10:23:05
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    2018-12-16 08:58:01
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  • RS触发器、JK触发器、D触发器、T触发器介绍
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    2010-05-04 12:08:15
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    2014-06-16 17:07:51
    jk触发器的vhdl语言,适用于eda,同步置一。异步清零端,使用的CASE语句
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  • 中山大学软件工程数电实验使用jk触发器实现74ls197全部功能
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    2015-12-12 01:46:18
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  • 网友:Thank you for your time All of the attentioners are our God. We sincerely hope that all of you will be our supporters in the near future. We do try our best to make everyone be happyThe aging ...
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    2014-05-25 18:37:54
    使用if语句和case语句设计一个带异步清零(高电平有效)和同步置数(低电平有效端的JK触发器

空空如也

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jk触发器