移位寄存器 订阅
在数字电路中,移位寄存器是一种在若干相同时间脉冲下工作的以触发器为基础的器件,数据以并行或串行的方式输入到该器件中,然后每个时间脉冲依次向左或右移动一个比特,在输出端进行输出。这种移位寄存器是一维的,事实上还有多维的移位寄存器,即输入、输出的数据本身就是一些列位。实现这种多维移位寄存器的方法可以是将几个具有相同位数的移位寄存器并联起来。 展开全文
在数字电路中,移位寄存器是一种在若干相同时间脉冲下工作的以触发器为基础的器件,数据以并行或串行的方式输入到该器件中,然后每个时间脉冲依次向左或右移动一个比特,在输出端进行输出。这种移位寄存器是一维的,事实上还有多维的移位寄存器,即输入、输出的数据本身就是一些列位。实现这种多维移位寄存器的方法可以是将几个具有相同位数的移位寄存器并联起来。
信息
外文名
shift register
别    称
移位寄存器
领    域
电子电路
中文名
移位寄存器存储器
学    科
电子信息科学
分类方式
移位方式,输入输出方式等
移位寄存器存储器简介
在数字电路中,用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一位二进制代码,存放N位二进制代码的寄存器,需用n个触发器来构成。按功能可分为:基本寄存器和移位寄存器。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入、并行输出,也可以串行输入、串行输出,还可以并行输入、串行输出,串行输入、并行输出,十分灵活,用途也很广。
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  • 移位寄存器

    2020-12-09 01:57:52
    移位寄存器是暂时存放数据的部件,同时它还具有移位功能。 一、特点和分类 从逻辑结构上看,移位寄存器有以下两个显著特征:(1)移位寄存器是由相同的寄存单元所组成。一般说来,寄存单元的个数就是移位寄存器的...
  • 在数字电路中,移位寄存器是一种在若干相同时间脉冲下工作的触发器为基础的器件,数据以并行或串行的方式输入到该器件中,然后每个时间脉冲依次向左或右移动一个比特,在输出端进行输出。这种移位寄存器是一维的,...

    在数字电路中,移位寄存器是一种在若干相同时间脉冲下工作的触发器为基础的器件,数据以并行或串行的方式输入到该器件中,然后每个时间脉冲依次向左或右移动一个比特,在输出端进行输出。这种移位寄存器是一维的,事实上还有多维的移位寄存器,即输入、输出的数据本身就是一些列位。实现这种多维移位寄存器的方法可以是将几个具有相同位数的移位寄存器并联起来。

    移位寄存器的输入、输出都可以是并行或串行的。它们经常被配置成串入并出的形式或并入串出,这样就可以实现并行数据和串行数据的转换。当然,也有输入、输出同时为串行或并行的情况。

    此外,还有一些移位寄存器为双向的,也就是说它允许数据来回传输,输入端同时可以作为输出端,输出端同时也可以作为输入端。如果把移位寄存器的串行输入端,和并行输出端的最后一位连接起来,还可以构成循环移位寄存器,用来实现循环计数功能。

    63b29feb4a0feebd0ea7c64994ae264b.png串入并出

    串入并出形式的移位寄存器接法,可以将输入的串行数据以并行格式输出。串行通信要求的几位数据完成输入之后,就可以在输出端的各位同时读出并行数据。

    0d6215ffb4e7da38a510d81a923709e5.png

    63b29feb4a0feebd0ea7c64994ae264b.png并入串出

    并入串出形式的移位寄存器接法,通过下图所示D1-D4并行输入段接收4位外部并行数据,而Q为串行输出的引脚。为了将数据写入到寄存器中,写/移位控制线必须保持低电平。写入完成,需要移位时,写/移位控制线则必须处于高电平,而且必须给予时间脉冲,每提供一个时间脉冲,向左(或向右)移动一位。

    76586bb1546a0dd1369d589ba887fbf1.png

    63b29feb4a0feebd0ea7c64994ae264b.png串入并出开发经验

    对于串入并出移位寄存器,以下是笔者个人的理解和实际开发工程中得出的经验:

    d71dff0c1785832c31c5497d007cac97.png

    由上图所画,可以得出,一个8位串入数据输入, 8位并行输出。可以看出先移的是高位,就是第一个位进去的到最后会在最高位。

    63b29feb4a0feebd0ea7c64994ae264b.png串入并出与并入串出对比

    afd43af4b99822b6cb68e4b618a04c5d.png

    上图为时序图,A、B是输入。

    clean是清0端,低电平有效。是如果给个低电平那么输出都为0,强制都输出0。一般接高电平。

    clock是时钟,上升沿有效。

    由上图可以得出如果A、B有一个为低电平,那么阻止新数据的进入,并在下一个时钟上升沿时,将QA端清0。

    如果A、B端都为高电平则会使能信号输入,并在下一个时钟脉冲的上升沿之前使输出端QA置1。每一个时钟脉冲上升沿到来时,输出端的数据会移动一个位,既QA的数据会移动到QB,一直到QH。

    cbc3203892bae9a267561e77b0293354.png

    90e129acd6aa9fba29573f79868e3f1e.png

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  • 浅谈XILINX FPGA CLB单元 之 移位寄存器移位寄存器、SRL32) 一、移位寄存器 1. SLICEM函数发生器也可以配置为32位移位寄存器 2. 移入D(DI1 LUT引脚)和移出Q31(MC31 LUT引脚)线路将LUT级联 二、 移位寄存器的...

    浅谈XILINX FPGA CLB单元 之 移位寄存器(移位寄存器、SRLC32E、SRL16E)

    一、移位寄存器
    1. SLICEM函数发生器也可以配置为32位移位寄存器,而无需使用slice中可用的触发器。 以这种方式使用,每个LUT可以将串行数据延迟1到32个时钟周期。
    2. 移入D(DI1 LUT引脚)和移出Q31(MC31 LUT引脚)线路将LUT级联,以形成更大的移位寄存器。 因此,SLICEM中的四个LUT被级联以产生高达128个时钟周期的延迟。也可以在多个SLICEM上组合移位寄存器。
    3. 寄存器,LUT B / C / D的MC31输出也不可用。 由此产生的可编程延迟可用于平衡数据流水线的时序
      下图是SRL32位移位寄存器的框图:

    在这里插入图片描述
    下图是占用一个32位函数发生器的示例移位寄存器配置
    在这里插入图片描述

    二、 移位寄存器的功能与应用
    1. 移位寄存器的功能
      1)写操作
      2)与时钟输入(CLK)和可选的时钟使能(CE)同步
      3)修复对Q31的读取访问
      4)动态读取访问
      5)通过5位地址总线A [4:0]执行
      LUT地址的LSB未使用,软件自动将其绑定为逻辑高电平。
      6)通过改变地址可以异步读取32位中的任何一位(在O6 LUT输出上,在原语上称为Q)
      7)此功能对于创建较小的移位寄存器(少于32位)很有用
      例如,当构建13位移位寄存器时,将地址设置为第13位。
      8)存储单元或触发器可用于实现同步读取
      触发器的时钟输出决定了总延迟并改善了性能。但是,增加了一个时钟延迟周期。

    2. 移位寄存器的应用:
      1)延迟或延迟补偿
      2)同步FIFO和内容可寻址存储器(CAM)

    三、XILINX FPGA 中LUT 中移位寄存器的复用情况
    1. 一个LUT可以用于产生2个16bit移位寄存器,地址是复用的。
      用两个SRL16组成一个32位的移位寄存器
      在这里插入图片描述
      下图是一个SRL 16E 带使能信号的移位寄存器:在这里插入图片描述
      移位寄存器查找表,它的输入这是一个移位寄存器查找表,它的输入 A3,A2,A1和 A0选择移位输出的长度。
      移位寄存器可以是固定的、静态的长度,移位寄存器的长度可以从 1位到 16位不等,由下面公式决定:
      长度 =(8 x A3)+(4 x A2)+(2 x A1)+A0+1
      如果 A3,A2,A1,A0都是 0(0000),移位寄存器的长度就是 ),移位寄存器的长度就是 1位长;如果它们 都是 1(1111),移位寄存器的长度就是 ),移位寄存器的长度就是 ),移位寄存器的长度就是 16位长。
      下表是SRL16E的真值表:
      在这里插入图片描述
      2.利用SRL32 组成 64/96/128 bit的移位寄存器,利用地址A5和F7AMUX切换SRL32

    在这里插入图片描述
    在这里插入图片描述

    四、移位寄存器数据流

    下图举例说明在7系列FPGA Slice(一个配置为SRL的LUT)中实现的移位寄存器的时序特性:
    在这里插入图片描述

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  • 移位寄存器专题(verilog HDL设计)

    万次阅读 多人点赞 2018-05-19 21:09:11
    移位寄存器简介 分类 4位右移位寄存器工作原理 1、16位右移位寄存器 2、16位左移寄存器 3、串行输入并行输出寄存器 4、并行输入串行输出移位寄存器 移位寄存器简介 移位寄存器内的数据可以在移位脉冲(时钟...

    目录

    移位寄存器简介

    分类

    4位右移位寄存器工作原理

    1、 16位右移位寄存器

    2、 16位左移寄存器

     3、 串行输入并行输出寄存器

    4、 并行输入串行输出移位寄存器


    移位寄存器简介

    移位寄存器内的数据可以在移位脉冲(时钟信号)的作用下依次左移或右移。移位寄存器不仅可以存储数据,还可以用来实现数据的串并转换、分频,构成序列码发生器、序列码检测器,进行数值运算以及数据处理等,它也是数字系统中应用非常广泛的时序逻辑部件之一。

    分类

    移位寄存器按数据移位方向可以分为左移寄存器、右移寄存器、也可以根据数据输入、输出方式分为并行输入/串行输出、串行输入/并行输出、串行输入/串行输出、并行输入/并行输出。

    4位右移位寄存器工作原理

    下图是一个4位右移位寄存器的逻辑电路图。其工作原理为:串行数据从触发器F_{A}D_{I}端输入,触发器FA的状态方程为:Q^{n+1}_{A}=Q^{n}_{I}。其余触发器的状态方程分别为Q^{n+1}_{B}=Q^{n}_{A}Q^{n+1}_{C}=Q^{n}_{B}Q^{n+1}_{D}=Q^{n}_{C}。可见,右移位寄存器的特点是右边寄存器的次态等于左边触发器的现态。串行输出数据从触发器FD的QD端输出,并行数据从个触发器的QA~QD端输出,两种输出方式都属于同向输出。各触发器都采用同一时钟信号,所以它们工作在同步状态。如果将FD的输出端QD接到FA的输入端DI,则可以构成循环移位的右移位寄存器。

     

                                         4位右移位寄存器逻辑电路

     

    1、 16位右移位寄存器

    下面描述的是一个位宽为16位的右移位寄存器,实际具有环形移位的功能,是在右移位寄存器的基础上将最低位的输出端接到最高位的输入端构成的。其功能为当时钟上升沿到达时,输入信号的最低位移位到最高位,其余各位依次向右移动一位。

     

    其verilog HDL设计代码如下:

     

    1. module register_right(clk, din, dout);  
    
    2.     input clk;  
    
    3.     input [15:0] din;  
    
    4.     output [15:0] dout;  
    
    5.     reg [15:0] dout;  
    
    6.   
    
    7.     always @(posedge clk)  
    
    8.         begin  
    
    9.             dout <= {din[0], din[15:1]};  
    
    10.         end  
    
    11. endmodule  

    其测试文件为:

    1. `timescale 1ns/1ps  
    
    2. module register_right_tb;  
    
    3.     reg clk;  
    
    4.     reg [15:0] din;  
    
    5.     wire [15:0] dout;  
    
    6.     always  
    
    7.         begin  
    
    8.         #10 clk = ~clk;  
    
    9.         end  
    
    10.     initial  
    
    11.         begin  
    
    12.             clk = 1'b0;  
    
    13.             din = 16'b0000_0000_0000_0000;  
    
    14.             #10 din = 16'b0000_0000_0000_1011;  
    
    15.             #20 din = 16'b0000_0000_0111_0000;  
    
    16.             #20 din = 16'b0000_0000_0000_0011;  
    
    17.             #100;  
    
    18.         end  
    
    19.     register_right U1(.clk(clk), .din(din), .dout(dout));  
    
    20.   
    
    21. endmodule  

    在Modelsim中仿真得到的波形图如下:

      

    2、 16位左移寄存器

    同右移位寄存器原理一致,下面直接给出verilog HDL 设计代码:

    1. module register_left(clk, din, dout);  
    
    2.     input clk;  
    
    3.     input [15:0] din;  
    
    4.     output [15:0] dout;  
    
    5.     reg [15:0] dout;  
    
    6.       
    
    7.     always @(posedge clk)  
    
    8.         begin  
    
    9.             dout <= {din[14:0], din[15]};  
    
    10.         end  
    
    11. endmodule  

    测试文件为:

    1. `timescale 1ns/1ps  
    
    2. module register_left_tb;  
    
    3.     reg clk;  
    
    4.     reg [15:0] din;  
    
    5.     wire [15:0] dout;  
    
    6.       
    
    7.     always  
    
    8.         #10 clk = ~clk;  
    
    9.           
    
    10.     initial  
    
    11.         begin  
    
    12.             clk = 1'b0;  
    
    13.             din = 16'b0000_0000_0000_0000;  
    
    14.             #10 din = 16'b0000_0000_0000_0011;  
    
    15.             #20 din = 16'b0000_0000_0011_0000;  
    
    16.             #100;  
    
    17.         end  
    
    18.           
    
    19.     register_left U1(.clk(clk), .din(din), .dout(dout));  
    
    20. endmodule  

    在Modelsim中仿真所得波形图如下:

     

     3、 串行输入并行输出寄存器

    下面描述一个位宽为8的串行输入并行输出的寄存器,其实现的功能为:1位数据的串行输入,8位数据的并行输出。当时钟上升沿到达时,1位输入数据din进入qtemp的最低位,qtemp的其余各位依次向左移动1位,在assign 赋值语句中,将qtemp连续赋值给dout,实现8位的数据并行输出。

     其verilog HDL设计代码为:

    1. module left_shifter_reg(clk, din, dout);  
    
    2.     input clk;  
    
    3.     input din;  
    
    4.     output [7:0] dout;  
    
    5.     wire [7:0] dout;  
    
    6.     reg [7:0] qtemp;  
    
    7.     always @ (posedge clk)  
    
    8.         begin  
    
    9.             qtemp <= {qtemp[6:0], din}; //每次输入一位  
    
    10.         end  
    
    11.     assign dout = qtemp; //并行输出  
    
    12.   
    
    13. endmodule  

    测试文件为:

    1. module left_shifter_reg_tb;  
    
    2.     reg din;  
    
    3.     reg clk;  
    
    4.     wire [7:0] dout;  
    
    5.       
    
    6.     always   
    
    7.         #10 clk = ~clk;  
    
    8.       
    
    9.     initial  
    
    10.         begin  
    
    11.             clk = 1'b0;  
    
    12.             #100 din = 1'b1;  
    
    13.             #100 din = 1'b1;  
    
    14.             #100 din = 1'b0;  
    
    15.         end  
    
    16.           
    
    17.     left_shifter_reg U1(.din(din), .clk(clk), .dout(dout));  
    
    18. endmodule  

     在Modelsim中仿真所得波形图:

      

    4、 并行输入串行输出移位寄存器

     

    下面描述一个位宽为8的并行输入串行输出的寄存器,其实现的功能为:当使能端 en = 1时,将输入数据din存入一个8位的中间变量,然后在每个时钟上升沿到来时,将qtemp的最低端输出,然后再将qtemp右移一位,从而实现将din输入数据从最低位到最高位依次串行输出。

     

    其verilog HDL设计代码为:

    1. module right_shifter_reg(clk, en, din, dout);  
    
    2.     input [7:0] din;  
    
    3.     input en,clk;  
    
    4.     output dout;  
    
    5.     reg dout;  
    
    6.     reg [7:0] qtemp;  
    
    7.     always @(posedge clk)  
    
    8.         begin  
    
    9.             if(en == 1)  
    
    10.                 qtemp <= din;  
    
    11.             else  
    
    12.                 begin  
    
    13.                     dout <= qtemp[0];  
    
    14.                     qtemp <= {qtemp[0], qtemp[7:1]};  
    
    15.                 end  
    
    16.         end  
    
    17.   
    
    18. endmodule 

    测试文件为:

    1. `timescale 1ns/1ps  
    
    2. module right_shifter_reg_tb;  
    
    3.     reg [7:0] din;  
    
    4.     reg clk;  
    
    5.     reg en;  
    
    6.     wire dout;  
    
    7.       
    
    8.     always  
    
    9.         #10 clk = ~clk;  
    
    10.       
    
    11.     initial  
    
    12.         begin  
    
    13.             clk = 0;  
    
    14.             en = 1'b0;  
    
    15.             #10 en = 1'b1;  
    
    16.             din = 8'b1110_0010;  
    
    17.             #20 en = 1'b0;  
    
    18.             #100;  
    
    19.         end  
    
    20.     right_shifter_reg U1(.clk(clk), .en(en), .din(din), .dout(dout));  
    
    21.   
    
    22. endmodule  

    在Modelsim中仿真所得波形图如下:

     

     

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  • 目录 背景 ...环形移位寄存器(右移) Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来,就是因为这个东西我可能要用到,不能眼高手低,以为简单就一...

    目录

    背景

    测试一

    Verilog HDL语言描述

    测试代码

    仿真波形图

    测试二

    Verilog HDL语言描述

    测试代码

    仿真图

    ISE综合

    RTL Schematic

    测试三

    环形移位寄存器(右移)

    Verilog HDL描述

    测试代码

    仿真波形图

    ISE综合


    背景

    之所以单独把这个简单的东西拿出来,就是因为这个东西我可能要用到,不能眼高手低,以为简单就一眼带过,之后,用的时候就不能快速地拿出来,处于这个简单的目的,这个知识点贴出来遛遛。

    之所以强调非环形移位,很简单,我不想让它具有环形移位的功能呗,我不需要,需要的时候直接改一行代码即可。

    以一个位宽为10的右移位寄存器为例吧(解读ADC采样芯片(EV10AQ190A)的采样(工作)模式(双通道模式)这篇博文中用到的ADC芯片采样数据就是10位的,这里是有实际背景的!)

    测试一

    这种移位寄存器,给一个输入数据之后,在一个时钟上升沿到来时,输出等于输入右移1位,高位补零,然后如果没有输入数据的话,输出就不在变化了,直到又给一个输入,然后时钟上升沿到来时,输入信号右移1位作为输出,如此下去。

    Verilog HDL语言描述

    //10 bit right shift register
    module register(clk, din, dout);
    
    input clk;
    input [9:0] din;
    output [9:0] dout;
    reg [9:0] dout;
    
    always@(posedge clk)
    begin
    	dout <= {1'b0, din[9:1]};
    end
    
    
    endmodule
    

    测试代码

    //testbench file for 10 bit right shift register
    `timescale 1ns/1ps
    module register_tb;
    
    reg clk;
    reg [9:0] din;
    wire [9:0] dout;
    
    //clock generation of period 20 ns
    always
    begin
    	#10 clk = ~clk;
    end
    
    //initialization
    initial
    begin
    	clk = 1'b0;
    	din = 10'b0010110110;
    	#200 din = 10'b1110001010;
    end
    
    register u1(.clk(clk),.din(din), .dout(dout));
    
    
    endmodule
    
    

    仿真波形图

    测试二

    如果需要右移3位,则

    Verilog HDL语言描述

    //10 bit right shift register
    module a(clk, din, dout);
    
    input clk;
    input [9:0] din;
    output [9:0] dout;
    reg [9:0] dout;
    
    always@(posedge clk)
    begin
    	dout <= {3'b000, din[9:3]};
    end
    
    
    endmodule
    

    测试代码

    //testbench file for 10 bit right shift register
    `timescale 1ns/1ps
    module register_tb;
    
    reg clk;
    reg [9:0] din;
    wire [9:0] dout;
    
    //clock generation of period 20 ns
    always
    begin
    	#10 clk = ~clk;
    end
    
    //initialization
    initial
    begin
    	clk = 1'b0;
    	din = 10'b0010110110;
    	#200 din = 10'b1110001010;
    end
    
    register u1(.clk(clk),.din(din), .dout(dout));
    
    
    endmodule
    

    仿真图

    ISE综合

    RTL Schematic

    测试三

    环形移位寄存器(右移)

    Verilog HDL描述

    //10 bit right shift register
    module register(clk, din, dout);
    
    input clk;
    input [9:0] din;
    output [9:0] dout;
    reg [9:0] dout;
    
    always@(posedge clk)
    begin
    	dout <= {din[0], din[9:1]};
    end
    
    
    endmodule
    

    测试代码

    //testbench file for 10 bit right shift register
    `timescale 1ns/1ps
    module register_tb;
    
    reg clk;
    reg [9:0] din;
    wire [9:0] dout;
    
    //clock generation of period 20 ns
    always
    begin
    	#10 clk = ~clk;
    end
    
    //initialization
    initial
    begin
    	clk = 1'b0;
    	din = 10'b0010110110;
    	#200 din = 10'b1110001010;
    end
    
    register u1(.clk(clk),.din(din), .dout(dout));
    
    
    endmodule
    

    仿真波形图

    ISE综合

    RTL Schematic

    事实上,我以前做过移位寄存器的总结:移位寄存器专题

    展开全文
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移位寄存器