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  • 四选一数据选择器
    万次阅读 多人点赞
    2019-01-21 18:57:55

    Verilog HDL学习笔记二

    四选一数据选择器

    真值表:

    控制端S1S0输出OUT
    00in0
    01in1
    10in2
    11in3

    设计代码:

    module mux4_to_1(out,in0,in1,in2,in3,s1,s0);
    	input [1:0]in0,in1,in2,in3;
    	input s1,s0;
    	output reg [1:0]out;
    
    always @ (*)
    begin
    	case({s1,s0})
    		2'b00: out=in0;
    		2'b01: out=in1;
    		2'b10: out=in2;
    		default: out=in3;
    	endcase
    end
    
    endmodule
    

    测试代码:

    module mux4_to_1tb;
    reg [1:0]in0,in1,in2,in3;
    reg s1,s0;
    wire [1:0]out;
    
    mux4_to_1 unit(
    	.in0(in0),
    	.in1(in1),
    	.in2(in2),
    	.in3(in3),
    	.s1(s1),
    	.s0(s0),
    	.out(out)
    );
    
    initial
    	begin
    	in0=2'b00;in1=2'b01;in2=2'b10;in3=2'b11;
    	s1=1'b0;s0=1'b0;
    	#20 s1=1'b0;s0=1'b0;
    	#20 s1=1'b0;s0=1'b1;
    	#20 s1=1'b1;s0=1'b0;
    	#20 s1=1'b1;s0=1'b1;
    	#20;
    	end
    endmodule
    
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  • VHDL 四选一数据选择器

    千次阅读 2021-10-20 21:49:54
    ---------------------二选一数据选择器 底层文件------------------------------- LIBRARY IEEE; USE ieee.std_logic_1164.ALL; ENTITY MUX IS PORT ( A, B, S : IN STD_LOGIC; Y : OUT STD_LOGIC ); END MUX;...
    ---------------------二选一数据选择器 底层文件-------------------------------
    LIBRARY IEEE;
    USE ieee.std_logic_1164.ALL;
    
    ENTITY MUX IS
        PORT (
            A, B, S : IN STD_LOGIC;
            Y : OUT STD_LOGIC
        );
    END MUX;
    
    ARCHITECTURE ART1 OF MUX IS
    BEGIN
        Y <= A WHEN S = '0' ELSE
            B;
    END ART1; -- ART1
    
    ---------------------VHDL 主文件-------------------------------
    LIBRARY IEEE;
    
    USE IEEE.std_logic_1164.ALL;
    USE IEEE.numeric_std.ALL;
    USE IEEE.std_logic_unsigned.ALL;
    
    ENTITY LED IS
        GENERIC (LIMIT : INTEGER := 255);
    
        PORT (
            sys_clk : IN STD_LOGIC;
            --sys_rst_n : OUT STD_LOGIC;
    
            MY_LED : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
            MY_KEY : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
    
            BOARD_LED_RED : OUT STD_LOGIC;
            BOARD_LED_GREEN : OUT STD_LOGIC;
            BOARD_LED_BLUE : OUT STD_LOGIC;
            ------------四选一数据选择器---------------
            D0, D1, D2, D3 : IN STD_LOGIC;
            S0, S1 : IN STD_LOGIC;
            Y : OUT STD_LOGIC
        );
    END ENTITY LED;
    
    ARCHITECTURE BEV OF LED IS
    
        SIGNAL buff : BIT_VECTOR(7 DOWNTO 0) := "11111110";
        SIGNAL CLK_Counter : INTEGER := 0;
        SIGNAL MY_CLK : STD_LOGIC := '0';
        SIGNAL A, B : STD_LOGIC;
    
        CONSTANT TIME_1s : INTEGER := 24000000; ---1s
        CONSTANT TIME_05s : INTEGER := 12000000; ---0.5s
        ----------------------上升沿函数------------------------------
        FUNCTION positive_edge(SIGNAL s : STD_LOGIC) RETURN BOOLEAN IS
        BEGIN
            RETURN(s'event AND s = '1');
        END FUNCTION positive_edge;
        ----------------------下降沿函数------------------------------
        FUNCTION falling_edge(SIGNAL s : STD_LOGIC) RETURN BOOLEAN IS
        BEGIN
            RETURN(s'event AND s = '0');
        END FUNCTION falling_edge;
        ---------------------元件例化---------------------------------
        COMPONENT MUX IS
            PORT (
                A, B, S : IN STD_LOGIC;
                Y : OUT STD_LOGIC
            );
        END COMPONENT;
    
    BEGIN
        U1 : MUX PORT MAP(D0, D1, S0, A);
        U2 : MUX PORT MAP(A => D2, B => D3, S => S0, Y => B);
        U3 : MUX PORT MAP(A, B, S1, Y => Y);
    END ARCHITECTURE BEV;
    
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  • 74153双向四选一数据选择器使用以下是在Multisim的演示????测试用例图: 先来段非常非常官方的解释???? 本题属于典型的MUX扩展问题。用四选一实现十六选一的基本思路是,先用4个四选一从16路输入信号中选出4路,...


    在这里插入图片描述

    先来一段非常非常官方的解释🥱

    本题属于典型的MUX扩展问题。用四选一实现十六选一的基本思路是,先用4个四选一从16路输入信号中选出4路,再用一个四选一从这4路中选出1路。十六选一有16个数据输入端D0~D15和4个地址输入端A3A2A1A0,设计的关键是4个地址输入端的使用。经过简单尝试就可以发现,合理的地址线连接方式应该是:将低2位地址A1A0接在用于初选(16选4)的4个四选一地址端上;高2位地址A3A2用作下一级四选一的地址。改变地址线的连接方式也可以,但会造成地址与输入数据线的序号混乱。74153是双四选一MUX,片内的两个四选一共用地址线,每个四选一有各自的低电平有效使能端G1、G2,本题中将它们接在一起,用作十六选一的使能端,本题电路需要3片74153
    在这里插入图片描述

    虽然看不懂但还是表示感谢🙇‍
    在这里插入图片描述

    欣总解释:重点来喽🤬

    其实非常非常的简单,让我们分几个步骤来想这个问题哈:
    1、74153是一个双向的四选一数据选择器,可能有些朋友还不了解双向是什么意思,在这里我给你简单演示一波:

    74153双向四选一数据选择器使用

    这个演示我就举个非常简单易懂的小栗子哈,来请看以下实验图:在这里我让AB两个输入端都接入00,然后我让只有D0为1,也就是00的时候才会有1,可以看到我的它是有两个使能端G的,毕竟双向嘛,然后我分别测试它们的输出,1C0、2C0都是接1,其他都是0

    在这里插入图片描述
    结果:
    在这里插入图片描述
    介绍完毕🥱

    2、现在第二个问题,16选一,那么最基本的当然是要有4个输入端,16个输出端,一般的解法都是将0-15分若干个区间,然后满足什么条件了,触发什么选择器,这个是一般的解题思路当然在这里也是这样,首先准备2个74153,将它们同时连入A1A0这两个低的输入端(很精彩),然后再准备另一个74153接A3A2高位输入,然后让第三个74153的D0-D3分别接那两个74153的输出端🧐,有点绕了,直接看图吧就:

    在这里插入图片描述
    可以看到只有D14是接了VCC的,也就是接了1的,现在观察一下‘1110’
    首先,11是A3 A2那边的事情了,所以可以确定输出在2C3,然后继续看A1 A0 它们是 10 所以是2C2,又因为2C2是1,所以输出就是1,相当于14这个数据被选中,完成🤑

    以下是在Multisim的演示😎

    这个演示比较随便一点点,毕竟这个ABCD是随机输入的我现在就已1010为例子(这个输入还是比较麻烦的)

    测试用例图:

    过多的不解释喽,有问题评论区见喽~~~
    在这里插入图片描述

    在这里插入图片描述

    ppp:记得点赞、关注、评论噢🎀

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  • 数字电路实验四选一数据选择器行为级模型 1、Verilog HDL的行为级建模主要是描述电路所具有的行为,或者说,是电路在哪些输人信号来临时会有什么样的输出,这种输入和输出的关系可以认为是电路的行为。所以,如果...

    数字电路实验四选一数据选择器行为级模型

    1、Verilog HDL的行为级建模主要是描述电路所具有的行为,或者说,是电路在哪些输人信号来临时会有什么样的输出,这种输入和输出的关系可以认为是电路的行为。所以,如果使用Verilog HDL的行为方式来对电路进行建模,那么实际的电路图并没有什么参考价值,因为抽象层次太低。这也是行为级建模的优点:不用过多关心底层电路的实现形式,只需关注该电路应该具有什么样的行为。例如.四选一数据选择器的代码就可以不看电路图,直接编写如下。

    module MUX4x1(Y,A,B,C,D,S1,S0,En_);
    	output Y;
    	input A,B,C,D;
    	input S1,S0;
    	input En_;
    	
    	reg Y;
    	
    	always @(A or B or C or D or S1 or S0 or En_)
    	begin
    		if(En_==1'b0)
    			Y=0;
    		else
    		begin
    			case({S1,S0})
    			2'b00:Y=A;
    			2'b01:Y=B;
    			2'b10:Y=C;
    			2'b11:Y=D;
    			default:Y=0;
    			endcase
    		end
    	end
    			
    endmodule
    

    测试代码如下:

    module Test();
    	reg a, b, c, d, en_;
    	reg s1, s0;
    	wire y;
    	
    	initial
    	begin
    		a=1'b0; b=1'b0; c=1'b0; d=1'b0;en_=1'b0;s0=1'b0;s1=1'b0;
    		#10 a=1'b0; b=1'b0; c=1'b0; d=1'b1;s0=1'b0;s1=1'b1;
    		#10 a=1'b0; b=1'b0; c=1'b1; d=1'b0;s0=1'b1;s1=1'b0;
    		#10 a=1'b0; b=1'b1; c=1'b0; d=1'b0;s0=1'b1;s1=1'b1;
    		#10 a=1'b1; b=1'b0; c=1'b0; d=1'b0;s0=1'b0;s1=1'b0;
    		#20 $stop;
    	end
    	always
    		#5 en_=~en_;
    	
    	MUX4x1 mymux(y, a, b, c, d, s1, s0, en_);
    	
    endmodule
    

    以上代码主要用了关键词always和if、case语句来完成的代码。
    可由下面的仿真图验证其代码正确
    四选一仿真图

    2、视频地址
    数字电路实验四选一数据选择器行为级模型视频

    展开全文
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