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  • d触发器原理是什么_d触发器的功能及作用
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    2021-07-22 00:53:41

    d触发器是一种拥有记忆特性的元器件,可以用来存储信息,在计算机领域有着非常多的运用。那么d触发器的原理是什么?下面介绍d触发器的功能及作用。

    d触发器的原理是什么

    SD和RD接至基本RS触发器的输入端,它们分别是预置和清零端,低电平有效。

    当SD=1且RD=0时(SD的非为0,RD的非为1,即在两个控制端口分别从外部输入的电平值,原因是低电平有效),不论输入端D为何种状态,都会使Q=0,Q非=1,即触发器置0;

    当SD=0且RD=1(SD的非为1,RD的非为0)时,Q=1,Q非=0,触发器置1,SD和RD通常又称为直接置1和置0端。

    我们设它们均已加入了高电平,不影响电路的工作。

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    d触发器的功能及作用

    1、在外加信号的作用下,可以从一种稳定的状态转换到另一种稳定的状态(0到1或者1到0)。

    2、在一定的条件下,可以维持一个稳定的状态(0或1)保持不变。

    3、出现脉冲边沿,才将信号输出(输入等于下一时刻的输出 ),用于时序电路;

    4、在两个脉冲边沿中间,输出状态保持不变,可以用来在信号传输过程中,防止外来信号的干扰。

    以上便是d触发器的原理,d触发器的功能及作用的全部解答。d触发器是由多个门电路集成组成的,有"0"和"1"两种基本状态,可输出不同时序的信号。

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    触发器电路简介 

    触发器有很多种类,这里主要论述D触发器。D触发器是CMOS数字集成电路单元中时序逻辑电路中的重要组成部分之一,学习D触发器具有十分重要的意义,可以帮助了解数字集成电路的单元。 

    D触发器属于时钟控制触发器,一般而言,时钟控制的触发器可以分成三大类: 

    第一类时钟控制触发器要求时钟信号的脉冲宽度小于触发器的传输延迟,即时钟信号先为高,接着必须在触发器的输出状态改变之前变为低。 

    第二类时钟控制触发器的特点是,时钟信号为高电平时触发器改变输出状态,通常称这种触发器为电平敏感触发器(存器Latch)。 

    第三类触发器的特点是边沿触发,时钟信号的上升/下降沿会使触发器改变输出状态(寄存器Register)。

    D触发器(data flip-flop)也称为维持-阻塞边沿D触发器,由六个与非门组成,其电路图及其逻辑符号如下图所示。其中G1和G2构成基本的RS触发器,G3和G4构成时钟控制电路,G5和G6组成数据输入电路。由于 分别为复位端和置位端,在分析D触发器工作原理时均视为高电平,以保证不影响电路工作。

    D触发器(data flip-flop)也称为维持-阻塞边沿D触发器,由六个与非门组成,其电路图及其逻辑符号如下图所示。其中G1和G2构成基本的RS触发器,G3和G4构成时钟控制电路,G5和G6组成数据输入电路。由于 分别为复位端和置位端,在分析D触发器工作原理时均视为高电平,以保证不影响电路工作。

    D触发器工作原理

    边沿D 触发器:

    负跳沿触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

    电路结构: 该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。

    D触发器基本原理

    工作原理:

    SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=0且RD=1时,不论输入端D为何种状态,都会使Q=1,Q=0,即触发器置1;当SD=1且RD=0时,触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下:

    1.CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。

    2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D,Q4=Q6=D。由基本RS触发器的逻辑功能可知,Q=D。

    3.触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

    脉冲特性:

    1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后,要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足: tset≥2tpd。

    2.保持时间:由图7.8.4可知,为实现边沿触发,应保证CP=1期间门G6的输出状态不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下,由于CP上升沿到达后G3的输出将G4封锁,所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。

    3.传输延迟时间:由图7.8.3不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd

    4.最高时钟频率:为保证由门G1~G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出 电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWL≥tset+tpd,因此得到:

    D触发器基本原理

     

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    举个例子:
    默认D触发器里面数据是0,假如A、B两个数据依次从D端输入,逻辑如下:
    第一个时钟
    上升沿之前:主锁存器输入D端数据A,从锁存器锁存前一数据0;
    上升沿之后:主锁存器锁存D端数据A,从锁存器输出主锁存器中数据A。
    第二个时钟
    上升沿之前:主锁存器输入D端数据B,从锁存器锁存前一数据A;
    上升沿之后:主锁存器锁存D端数据B,从锁存器输出主锁存器中数据B。
    在这里插入图片描述在这里插入图片描述
    在这里插入图片描述

    展开全文
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    文章主要参考---FPGA数字逻辑设计教程,郑利浩、王荃等译,电子工业出版社.[p 140--p 147]

    触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,可用做数字信号的寄存,移位寄存,分频和波形发生器等。

    1. D触发器的构成原理及真值表

    1.1  两个交叉耦合的反向器可以存储两个不同的状态


    在此基础上,可以利用两个与非门构成SR锁存器

    1.2 SR锁存器


    上面的SR锁存器增加两个与非门,可以构成时钟触发SR锁存器。

    1.3 时钟触发SR锁存器的电路原理图以及真值表


    SR锁存器有个很明显的弊端,S和R不能同1,因为样会导致q和~q矛盾。若要消除这种不允许的状态,保证S和R总是取相反的逻辑值即可,于是变形成了D锁存器。

    1.3  D锁存器


    D锁存器只有当时钟信号为0时,才能进入存储状态。

    通过分析我们可以知道,D锁存器是一种电平触发,但实际我们希望锁存器q在特定的时刻(如时钟信号的上升沿)所存D的值。这就导致了边沿触发器的产生。

    1.4  边沿触发的D触发器


    在时钟信号clk的上升沿,D的值被锁存在q中。

    (上图是带异步置位和复位端的正边沿触发的D触发器,当输入SET(S)为1时,输出q立即变为1,而不用等到下了一个时钟上升沿的到来。同样地,当clr(R)为1时,输出q也立即变为0,而不用等到下一个时钟上升沿的到来。)





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