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  • 组合逻辑电路

    2020-12-17 21:05:51
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  • 你了解如何如何分析组合逻辑电路与时序逻辑电路吗?  数字电路根据逻辑功能的不同特点,可以分成两大类,一类叫组合逻辑电路(简称组合电路),另一类叫做时序逻辑电路(简称时序电路)。  逻辑电路的特点  ...
  • 2.4 组合逻辑电路的分析 分析组合电路的基本步骤是: ①阅读组合逻辑电路图列写逻辑表达式(必要时化简) ②列出真值表 ③由真值表确定逻辑电路的逻辑功能 ④对组合逻辑电路图进行评价和改进 一定要熟悉逻辑代数的...

    教材:数字设计基础与应用 第二版 邓元庆 关宇 贾鹏 石会 编著 清华大学出版社
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    2.4 组合逻辑电路的分析

    分析组合电路的基本步骤是:
    ①阅读组合逻辑电路图列写逻辑表达式(必要时化简)
    ②列出真值表
    ③由真值表确定逻辑电路的逻辑功能
    ④对组合逻辑电路图进行评价和改进
    一定要熟悉逻辑代数的基本定律,以便在列写逻辑表达式后快速而准确地化简。
    例2.1的化简过程:

    化简之前的表达式通过阅读电路图得出。图较为复杂时,可按下图的方法,在逻辑门的输入端标记变量,以正确读图。然后结合化简后的逻辑表达式得到真值表。注意该电路图的逻辑门是与非门,不要认错。

    该电路的逻辑功能是:少数服从多数的三人表决电路。

    附加例:试分析下图所示逻辑电路。

    解:① 写出逻辑表达式

    ② 列出真值表

    ③ 电路的性质是:将自然二进制码转换为Gray码的代码转换电路。

    2.5 组合逻辑电路的设计

    1、组合逻辑电路设计是根据功能要求设计相应的逻辑电路。设计的基本要求是功能正确且电路简化。

    2、组合逻辑电路的设计步骤一般是:
    ⑴ 由功能要求,确定输入、输出变量,列出相应的真值表及最小项表达式等。
    ⑵ 由设计要求,采用适当的化简及转化方法求出与所要求的逻辑门相适应的输出函数的最简表达式。
    ⑶ 画出与最简表达式相对应的逻辑电路图。
    ⑷ 仿真调试改进。
    在实际的设计过程中,还需要综合多个方面考虑:“最小化电路”的要求(逻辑器件数目最少,器件种类最少,且器件之间得连线最简单);速度要求(级数尽量少,减少延迟);功耗小;工作稳定可靠;成本不能过高;设计周期不能太长。
    列出最小项表达式后,运用逻辑代数的运算定律和卡诺图化简表达式。用与非门实现时,在卡诺图上圈1化简;用或非门,或者与或非门实现时,则圈0化简。

    2.7 组合逻辑电路中的险象

    1、逻辑门的传输时延、以及多个输入信号变化时刻不同步可能引起短暂的输出差错,这种现象称为逻辑电路的冒险现象(hazard),简称险象。电路中出现的短暂错误称为毛刺(glitch)。险象的持续时间虽短,但是其危害不容忽视。输出信号中的险象可以在关键领域与任务中造成不可挽回的严重后果。

    2、险象分为逻辑险象和函数险象(功能险象)两类。
    (1)逻辑险象:由于不同逻辑门的传输时延引起短暂的输出差错,称为逻辑险象。
    (2)功能险象(函数险象):由多个输入信号发生变化不同步引起的险象,称为功能险象。
    险象又可分为静态险象和动态险象。
    (1)静态险象:输入信号变化时,输入信号的变化只引起输出一个毛刺,这种险象称为静态险象。
    (2)动态险象:输入信号的变化引起多个毛刺,这种险象称为动态险象。
    根据静态险象毛刺的不同极性,险象分为0型险象和1型险象:
    (1)0型险象:若输出稳态值为1,输出信号中的毛刺为负向尖脉冲的险象称为0型险象,通常出现在与或、与非、与或非型电路中。
    (2)1型险象:若输出的稳态值为0,输出信号中的毛刺为正向尖脉冲的险象称为1型险象,通常出现在或与、或非型电路中。

    3、静态逻辑现象可以用两种方法来识别:代数识别法和卡诺图识别法。
    对于一个逻辑表达式,如果给定其它变量的值,就能够把表达式化简成F = A + A或F = A·A的形式,就说明分别存在0型险象和1型险象。


    以c和d为例,A经过G1后会变成A’,然后与通往G2的A合并为最终的函数值L。如果不存在延时,那么L始终都应该输出1。但是,实际的电路中或多或少都总存在一些延时。如果G1到G2的信号比A直接到G2的信号慢,当A变成0后,由于另一个输入还没来得及变成1,于是G2被输入2个0,经过与运算后依然是0。因此在最终输出的信号中,电平会在G2接收到从G1到G2的1信号之前短暂变为0,而不是始终输出1。而如果A是从0变成1,G1到G2的信号虽然没有立刻由于经过非运算而变成0,但是G2仍然接收到2个1,因此输出结果仍然是1不变。
    在逻辑函数的卡诺图中,如果有两个圈的交集处的线段直接相连的元素没有被另一个圈覆盖,那么对应的逻辑函数存在险象。

    比如a图中,101和111两格夹着的线段是两个圈相切的部分,但是这两个格的1都没有被其它圈覆盖,那么这个函数存在险象。
    两个以上的输入变量同时变化引起的动态险象(功能冒险)难以用代数识别法和卡诺图识别法进行判断。因而发现功能冒险现象最有效的方法是实验。利用示波器或数字信号分析仪仔细观察在输入信号各种变化情况下的输出信号,发现毛刺后分析原因并加以消除,这是经常采用的办法。

    4、险象的消除方法有:
    1.修改逻辑设计
    这是消除险象的根本方法。对于简单的逻辑险象,这是一种可行的方法。但对于复杂的逻辑险象电路和其它类型的险象,采用修改逻辑设计的方法消除险象十分困难。但这并不代表复杂的逻辑电路不能通过此方法消除险象。对于在重要的场合应用的逻辑电路,在电路设计上根绝险象虽然昂贵,但也许是不得不做的。
    可以通过在卡诺图上增加冗余项,把两个圈相切的线段直接连着的元素用额外的一个圈覆盖,就可以消除该处的险象。冗余项是简化函数时应舍弃的多余项,但为了电路工作可靠又需加上它。可见,最简化设计不一定都是最佳的。


    2.选通法(或加封锁脉冲)
    避开险象发生的时刻,等输出稳定后再读取其值。险象都是在输入变化后的很短时间内发生,且持续时间一般很短。所以等输出稳定后再读取输出,也可以避免险象造成危害。如图示电路中,尽管可能有冒险发生,但是输出端却不会反映出来,因为当险象发生时,选通信号的低电平将输出门封锁了。该方法简单易行,但令选通信号的作用时间和极性等合适并不总是很方便。目前,几乎所有的芯片都预留有专门的端口,只有这个端口给出相应的信号,输出才会被读取。

    3.滤波法
    采用额外的滤波电路消除输出信号中的毛刺。险象造成的毛刺持续时间短,属于高频信号,与正常信号的频率相差较大,可以用低通滤波器直接予以清除。在输出端并接一个很小的滤波电容,可对于很窄的负跳变脉冲起到平波的作用,通常足以将其幅度削弱到门电路的阈值电压以下。滤波电容增加了输出电压波形的上升时间和下降时间,使波形变坏,通常滤波电容消除险象不是一个好办法。此方法仅适用于频率较低的电路中,或电路调试的时候。














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  • 组合逻辑电路分析

    2020-12-09 08:44:00
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  • 组合逻辑电路&时序逻辑电路

    千次阅读 2019-06-19 19:23:39
    逻辑电路根据是否包含记忆元件,分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件,某时间点的输出(逻辑函数值)仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中,...

    逻辑电路根据是否包含记忆元件,分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件,某时间点的输出(逻辑函数值)仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中,当前的输出只取决于当前的输入。而在时序逻辑电路中,只知道当前的输入并不足以确定当前的输出。也就是说,时序逻辑电路是一种过去的电路状态也会对输出产生影响的逻辑电路。

    时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两种。同步时序逻辑电路中,输入和内部状态的变化由时钟信号控制同步进行,而异步时序逻辑电路则不需要时钟信号。FPGA电路设计一般使用同步时序逻辑电路。

     

    https://blog.csdn.net/HEN_MAN/article/details/6923155

    逻辑电路:

    以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路时序逻辑电路。前者的逻辑功能与时间无关,即不具记忆和存储功能,后者的操作按时间程序进行。由于只分高、低电平,抗干扰力强,精度和保密性佳。广泛应用于计算机、数字控制、通信、自动化和仪表等方面。 最基本的有与电路 或电路 和非电路。简单的逻辑电路通常是由门电路构成,也可以用三极管来制作,比如,一个NPN三极管的集电极和另一个NPN三极管的发射极连接,这就可以看作是一个简单的与门电路,即:当两个三极管的基极都接高电平的时候,电路导通,而只要有一个不接高电平,电路就不导通……

    组合逻辑电路:

    组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。组合逻辑电路可以有若个输入变量和若干个输出变量,其每个输出变量是其输入的逻辑函数,其每个时刻的输出变量的状态仅与当时的输入变量的状态有关,与本输出的原来状态及输入的原状态无关,也就是输入状态的变化立即反映在输出状态的变化。组合逻辑电路没有记忆功能。

    在VHDL编程设计中,程序一般分为时序逻辑(Sync_process)和组合逻辑(Async_process)两部分。时序逻辑是具有记忆功能的,在时序部分的赋值会产生寄存器以供后续逻辑使用。但是,在组合逻辑部分,应该只产生控制信号,在该控制信号的控制下,在时序部分赋值产生寄存器。如果在组合逻辑部分进行了下面类似的运算:

    when st1 =>

    a <= *&^&^&;

    NextState <= st2;

    when st2 =>

    b <= *&%&*;

    NextState <= st3;

    when st3 =>

    c <= a+b;

     

    那么,在仿真中虽然能看到c确实被赋值为a+b,但是,烧板子之后,c的值仍旧为0。这是因为\在组合逻辑中,一个signal又被放在等式左边又被放在等式右边,会产生memory,但是,其实组合逻辑是无记忆性的,是不允许产生memory的,所以没有寄存器(只在时序部分clk控制下产生)生成,a和b的生命周期只有在各自被赋值的状态中有效,跳出该状态之后,该信号就被重新置0。所以,正确的做法是在组合逻辑部分发送控制信号,enable时序部分的计算与赋值。

    时序逻辑电路:

    时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。时序电路具有记忆功能。

    同步时序电路:时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中同步时序电路是指各触发器的时钟端全部连接在一起,并接系统时钟端;只有当时钟脉冲到来时,电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化;状态表中的每个状态都是稳定的.

    异步时序电路:

    时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路.

    同步时序逻辑设计中整个电路可看做由组合逻辑和寄存器相间隔而成。

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  • 文章目录A 组合逻辑电路的分析和设计方法A.a 组合逻辑电路的特点及描述A.b 组合逻辑电路的分析A.c 组合逻辑电路的门级电路设计A.d 组合逻辑电路中的竞争-冒险现象 A 组合逻辑电路的分析和设计方法 A.a 组合逻辑电路...

    【数电专栏】

    A 组合逻辑电路的分析和设计方法

    A.a 组合逻辑电路的特点及描述

    <1>逻辑电路分类
    根据逻辑功能的不同,可把数字电路分为组合逻辑电路(Combinational Logic Circuit)和时序逻辑电路(Sequential Logic Circuit)两大类。
    在这里插入图片描述
    <2>组合逻辑电路的特点
    功能上——任意时刻的输出仅仅取决于该时刻的输入,而与电路原来的状态无关。(入变出即变

    电路结构上——只有逻辑门组成,不包含记忆元件,输出和输入之间不存在反馈回路

    <3>逻辑功能的描述

    在这里插入图片描述 在这里插入图片描述
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    A.b 组合逻辑电路的分析

    <1>基本概念
    分析:已知电路形式,找出输入、输出的逻辑关系(电路功能)
    目的:求出逻辑功能或证明给定的逻辑功能正确与否

    <2>组合逻辑电路的一般分析方法
    Step1:从输入到输出逐级写出逻辑函数式,最后得到输入变量表示的输出逻辑函数式子;
    Step2:用公式法或卡诺图化简逻辑函数式
    Step3:列出真值表
    Step4:分析描述电路的逻辑功能


    例子1:分析下图所示逻辑电路的功能
    在这里插入图片描述
    (1)写出输出逻辑函数式:
    在这里插入图片描述
    (2)列逻辑函数真值表
    在这里插入图片描述
    (3)分析逻辑功能
    通过分析真值表特点来说明功能。

    A、B、C三个输入变量中,有奇数个1时,输出为1,否则输出为0。因此,图示电路为三位判奇电路,又称为奇校验电路。


    例子2:已知逻辑电路如图所示,分析该电路逻辑功能。
    在这里插入图片描述
    (1)写出各输出的逻辑函数表达式:
    在这里插入图片描述
    (2)化简逻辑电路的输出函数表达式
    在这里插入图片描述
    (3)列出真值表
    在这里插入图片描述
    (4)分析逻辑功能
    该电路实现的是同或逻辑功能。


    A.c 组合逻辑电路的门级电路设计

    <1>基本概念
    设计:已知输入、输出的逻辑关系(电路功能),完成电路形式。
    目的:实现最简化的某种逻辑功能电路。

    所谓设计:即根据给出的实际逻辑问题,求出实现这个逻辑功能的最简逻辑电路
    所谓最简:是指所用器件最少,器件种类最少,而且器件之间的连线也最少

    <2>一般设计步骤

    1 进行逻辑抽象:

    • 分析事件的因果关系,确定输入和输出变量
    • 定义逻辑状态(0或1)的含义
    • 根据给定的因果关系列出真值表

    2 写出逻辑函数式(根据真值表
    3 选定器件的类型
    4 将逻辑函数化简或交换成适当形式
    5 画出逻辑电路图
    在这里插入图片描述


    例子1:设计一个监视交通信号灯状态的逻辑电路

    在这里插入图片描述
    (1)进行逻辑抽象:
    在这里插入图片描述

    (2)写出逻辑表达式
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    (3)选用小规模SSI器件
    (4)化简逻辑表达式
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    (5)画出逻辑图

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    若用"与非-与非"门实现:
    在这里插入图片描述
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    若用“与或非“门实现:
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    例子2:设计一个A、B、C三人表决电路。当表决某个提案时,多数人同 意,则提案通过,但A具有否决权。用与非门实现。
    (1)分析设计要求,列出真值表
    设 A、B、C 同意提案时取值为 1,不同意时取值为 0;Y 表示 表决结果,提案通过则取值为 1,否则取值为 0。可得真值表:
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    (2)化简输出函数
    在这里插入图片描述
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    A.d 组合逻辑电路中的竞争-冒险现象

    <1>竞争-冒险现象及成因
    成因:当两个输入信号同时向相反的逻辑电平跳变时(一个从1变为0,一个从0变为1),由于存在时刻上的差异,使两个信号在Δt\Delta t的极短时间内同时为高电平或低电平,从而产生尖峰脉冲,不符合门电路稳态下的逻辑功能,产生内部噪声
    在这里插入图片描述
    左边:某时刻A还没变为低电平,B已经变为高电平,这一时刻输出为高电平
    右边:某时刻A已经变为低电平,B依然是低电平,此时输出低电平
    <2>基本概念
    竞争——门电路两个输入信号同时向相反的逻辑电平跳变(一个从1变为0,一个从0变为1)的现象叫竞争。
    竞争-冒险——在竞争中不一定产生尖峰脉冲。由于竞争而在电路输出端可能产生尖峰脉冲的现象叫做竞争-冒险。
    <3>检查竞争-冒险现象的一般方法
    1 可通过逻辑函数式判断组合逻辑电路中是否有竞争-冒险存在。只要输出端的逻辑函数在一定条件下能化简为Y=AAY=A\cdot\overline{A}Y=A+AY=A+\overline{A}的形式,则可判定为存在竞争-冒险(此方法适用于任何瞬间只可能有一个输入变量改变状态的情款。)
    2 用计算机辅助分析
    3 在实验检查
    <4>消除竞争-冒险现象的一般方法
    1 接入滤波电容
    尖峰脉冲一般都很窄(几十ns以内),只要在输出端并接一个很小的滤波电容Cf(TTL)电路中通常为几十~几百皮法),就足以将尖峰脉冲的幅度削弱至门电路的阈值电压以下。
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    优点:简单易行
    缺点:增加了输出电压波形的上升和下降时间,使波形变坏。
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    2 引入选通脉冲p
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    优点:简单,不需增加电路元件
    缺点:正常的输出信号也将变成脉冲信号,宽度和选通脉冲相同,且此选通脉冲必须与输入信号同步。

    <3>修改逻辑设计
    有时可用增加冗余项的方法消除竞争-冒险现象
    在这里插入图片描述
    B,C为1时,A变化不再影响输出,输出始终为1.

    优点:运用得当可收到令人满意的结果
    缺点:有利条件并不是任何时候都存在,其适用范围有限。


    图片来源:《数字电子技术基础》 国防科技大学

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  • 一、组合逻辑电路缺点 1)纯组合逻辑电路的缺点在哪? 纯组合电路容易产生毛刺,时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性 2)纯组合逻辑电路完成不了什么功能? 纯组合逻辑只能由当前...

    一、组合逻辑电路缺点

    1)纯组合逻辑电路的缺点在哪?

    纯组合电路容易产生毛刺,时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性

    2)纯组合逻辑电路完成不了什么功能?

    纯组合逻辑只能由当前输入决定当前输出,而不能实现带反馈的逻辑(纯组合电路,奇数个反相器串联闭环振荡器)。

    带反馈的逻辑,必须要通过寄存器把输出暂存起来,再由时钟沿去控制数据的反馈更新,这样电路才有意义。
     

    二、同步时序逻辑电路

              1)组合逻辑电路:

            在组合逻辑中当各路信号的路径长度不一样时那么组合逻辑的输出就会出现毛刺。如下图所示。F0和F1到达最后一个或门的路径长度不一样,那么在F端就会出现毛刺。

    å¾çæ¥èªä¹¦ç±ãVerilog HDLé«çº§æ°å­è®¾è®¡ã

           毛刺信号如下图影印部分所示,由于C经过一个非门才到达下面的与门,故F1相对于F0有延迟,那么在F端就会造成毛刺,这个毛刺就是有短暂的时间输出为0。

    å¾çæ¥èªä¹¦ç±ãVerilog HDLé«çº§æ°å­è®¾è®¡ã

            2)时序逻辑电路

            时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性。同时电路的更新由时钟控制

           但是利用时序电路,数据A,B,C的触发是在时钟沿,输出信号F也是在时钟沿去采,而这个时钟沿到来的时间是在F输出稳定之后,故对电路的毛刺具有容忍度。如下图,可以看到最后寄存器的输出O就不存在毛刺。

            这个特性使得在时序逻辑电路里面,电路的输出被采集到寄存器里面,并送往下一级电路的时候都是确定的而且是准确的,从而整体电路都是随着时钟沿在更新。

    三、组合逻辑电路

           纯组合逻辑只能由当前输入决定当前输出,而不能实现带反馈的逻辑,如下图所示,这样的话,你的电路就会陷入死循环而无法使用 。

           1)如果我们用如下的纯组合逻辑的方式描述就会出问题。

        2)这种带反馈的逻辑,必须要通过寄存器把输出暂存起来,再由时钟沿去控制数据的反馈更新,这样电路才有意义。

     

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