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  • 上拉电阻:1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低...对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性下级电路的输入特性进行设定,主要需要考虑以下几个因素:
  • 常见各类技术资料,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉下拉电阻以提供确定的工作状态”。这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个: 一...
  • 本文主要讲了数字电路上拉电阻和下拉电阻的作用以及如何选用,下面一起来学习一下
  • 本文主要讲了上拉电阻和下拉电阻的用处,希望对你的学习有所帮助。
  • 本文主要讲了单片机上拉电阻和下拉电阻的用处区别,下面一起来学习一下
  • 文章内容为数字电路中上拉电阻和下拉电阻作用选用选择,希望对大家有帮助。
  • 文章为大家总结了电子元器件常识,介绍了上拉电阻和下拉电阻的特点区别。
  • 导读: 上拉电阻就是把不确定的信号通过一个电阻钳位在高电平,此电阻还起到限流的作用。同理,下拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输入电流,而下拉指的是输出电流。
  • 上拉电阻:  1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。  2、OC门电路必须加上拉电阻,才能...
  • 上拉电阻就是把不确定的信号通过一个电阻钳位在高电平,此电阻还起到限流的作用。同理,下拉电阻是把不确定的信号钳位在低电平。
  • 通常在数字电路中,上拉是为了提高驱动能力.例如:集电极开路的输出电路.就必须加上拉电阻.否则无法驱动下一级的设备或者上拉下拉同时使用。
  • 一、定义: 1、上拉就是将不确定的信号通过一个电阻嵌位在高电平!... 2、数字电路有三种状态:高电平、低电平、高阻状态,有些应用场合不希望出现高阻状态,可以通过或下拉电阻的方式使处于稳定状态,具体
  • 上拉电阻和下拉电阻2者共同的作用是:避免电压的“悬浮”,造成电路的不稳定;
  • 本文主要讲了上拉电阻和下拉电阻的作用,下面一起来学习一下
  • 上拉电阻和下拉电阻作用、区别及应用

    万次阅读 多人点赞 2018-07-17 21:43:54
    上拉电阻和下拉电阻有什么用? 1、提高驱动能力: 例如,用单片机输出高电平,但由于后续电路的影响,输出的高电平不高,就是达不到VCC,影响电路工作。所以要接上拉电阻。下拉电阻情况相反,让单片机引脚输出低...

    上拉电阻和下拉电阻有什么用?

    1、提高驱动能力:

    例如,用单片机输出高电平,但由于后续电路的影响,输出的高电平不高,就是达不到VCC,影响电路工作。所以要接上拉电阻。下拉电阻情况相反,让单片机引脚输出低电平,结果由于后续电路影响输出的低电平达不到GND,所以接个下拉电阻。

    2、钳位

    上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。下拉同理,也是将不确定的信号通过一个电阻钳位在低电平

        在单片机引脚电平不定的时候,让后面有一个稳定的电平:

        例如上面接下拉电阻的情况下,在单片机刚上电的时候,电平是不定的,还有就是如果你连接的单片机在上电以后,单片机引脚是输入引脚而不是输出引脚,那这时候的单片机电平也是不定的,下拉电阻的作用就是如果前面的单片机引脚电平不定的话,强制让电平保持在低电平。

    3、 提高输出的高电平值

    例如: 当TTL电路驱动CMOS电路时,如果电路输出的高电平低于CMOS电路的最低高电平(一般为3.5V), 这时就需要在TTL 的输出端接上拉电阻,以提高输出高电平的值

    此外还有以下作用:

    1、提高总线的抗电磁干扰能力,管脚悬空就比较容易接受外界的电磁干扰;

    2、长线传输中电阻不匹配容易引起反射波干扰,加上、下拉电阻是电阻匹配,有效的抑制反射波干扰。

    3、 如果电平用OC(集电极开路,TTL)或OD(漏极开路,CMOS)输出,那么不用上拉电阻是不能工作的, 这个很容易理解,管子没有电源就不能输出高电平了。

    如下图所示:

     集电极开路输出的结构如图1所示,右边的那个三极管集电极什么都不接,所以叫做集电极开路;和集电极开路类似,漏极开路输出;

        一般情况下都需要在OUTPUT 输出口 外接上拉电阻,才能输出高电平。否则在右边三极管截止时,输出的是高阻态。

    高阻态状态下便于多个三极管并联(线与逻辑) 有一个为低电平,所有的都为低电平。

      

    上下拉使用对比:

    需要注意的是,上拉电阻太大会引起输出电平的延迟。(RC延时)一般CMOS门电路输出不能给它悬空,都是接上拉电阻设定成高电平。

    下拉电阻:和上拉电阻的原理差不多, 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(终端端接)

     

    上拉是对器件输入电流,下拉是输出电流;

    上拉用来增大电流,下拉电阻是用来吸收电流。

    选用原则:

    上拉电阻阻值的选择原则包括:

    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。

    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。

    3、对于高速电路,过大的上拉电阻可能边沿变平缓。

    综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

    上拉电阻偏大或偏小的影响:         400kbs

    上拉电阻值过小,Vcc灌入端口的电流(Ic)将较大,这样会导致MOS管V2(三极管)不完全导通(Ib*β,有饱和状态变成放大状态,这样端口输出的低电平值增大(i2c协议规定,端口输出低电平的最高允许值为0.4v)。

    如果上拉电阻过大,加上线上的总线电容,由于RC影响,会带来上升时间的增大(下降延是芯片内的晶体管,是有源驱动,速度较快;上升延是无源的外接电阻,速度慢),而且上拉电阻过大,即引起输出阻抗的增大,当输出阻抗和负载的阻抗可以比拟的时,则输出的高电平会分压而减少。

    低功耗状态 上拉下拉使用注意:

    带上拉或者下拉的IO口,在低功耗状态,或者配置使用的常态时,应根据IO口的状态进行相关的设置

      如果IO口没有做好处理的话,它就会在暗地里偷走功耗,而你却浑然不知。具体原因是这样的,一般的IO的内部或者外部都会有上下拉电阻,举个例子,如下图所示,假如某个IO口有个10KΩ的上拉电阻,把引脚拉到3.3V,然而当MCU进入低功耗模式的时候,此IO口被设置成输出低电平,根据欧姆定律,此引脚就会消耗3.3V/10K=0.33mA的电流,假如有四、五个这样的IO口,那么几个mA就贴进去了,太可惜了。所以在进入低功耗之前,请逐个检查IO口的状态:

      如果此IO口带上拉,请设置为高电平输出或者高阻态输入;

        如果此IO口带下拉,请设置为低电平输出或者高阻态输入;

      总之一句话,不要把上好的电流浪费在产生热量的功能上,咱可不靠这点温度去暖手。

    IO口上拉与下拉电平与IC间的连接造成的相应功耗的损失:

    IO口的上下拉电阻消耗电流这一因素相对比较明显,下边咱来说一个不明显的因素:IO口与外部IC相连时的电流消耗。假如某个IO口自带上拉,而此与IO相连的IC引脚偏偏是自带下拉的,那么无论这个引脚处于什么样的电平输出,都不可避免的产生一定的电流消耗。所以凡是遇见这一类的情况,首先需要阅读外设IC的手册,确定好此引脚的的状态,做到心中有数;然后在控制MCU睡眠之前,设置好MCU的IO口的上下拉模式及输入输出状态,要保证一丝儿电流都不要被它消耗掉。

    系统功耗测试。

    检测出来的电流消耗很大,可实际应用消耗的功耗却不大?

    是因为在测试功耗的时候MCU还连接着调试器呢!这时候大部分电流就会被调试器给掳走,平白无故的让工程师产生极度郁闷的心情。所以在测低功耗的时候,一定不要连接调试器,更不能边调试边测电流。

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  • 本文主要介绍上拉电阻和下拉电阻的作用及选择,感兴趣的朋友可以看看。
  • 上拉电阻和下拉电阻作用、区别及应用 (转)

    万次阅读 多人点赞 2019-01-12 17:43:01
    上拉电阻和下拉电阻有什么用? 1、提高驱动能力: 例如,用单片机输出高电平,但由于后续电路的影响,输出的高电平不高,就是达不到VCC,影响电路工作。所以要接上拉电阻。下拉电阻情况相反,让单片机引脚输出低...

    上拉电阻和下拉电阻有什么用?

    1、提高驱动能力:

    例如,用单片机输出高电平,但由于后续电路的影响,输出的高电平不高,就是达不到VCC,影响电路工作。所以要接上拉电阻。下拉电阻情况相反,让单片机引脚输出低电平,结果由于后续电路影响输出的低电平达不到GND,所以接个下拉电阻。

    2、钳位

    上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。下拉同理,也是将不确定的信号通过一个电阻钳位在低电平

        在单片机引脚电平不定的时候,让后面有一个稳定的电平:

        例如上面接下拉电阻的情况下,在单片机刚上电的时候,电平是不定的,还有就是如果你连接的单片机在上电以后,单片机引脚是输入引脚而不是输出引脚,那这时候的单片机电平也是不定的,下拉电阻的作用就是如果前面的单片机引脚电平不定的话,强制让电平保持在低电平。

    3、 提高输出的高电平值

    例如: 当TTL电路驱动CMOS电路时,如果电路输出的高电平低于CMOS电路的最低高电平(一般为3.5V), 这时就需要在TTL 的输出端接上拉电阻,以提高输出高电平的值

    此外还有以下作用:

    1、提高总线的抗电磁干扰能力,管脚悬空就比较容易接受外界的电磁干扰;

    2、长线传输中电阻不匹配容易引起反射波干扰,加上、下拉电阻是电阻匹配,有效的抑制反射波干扰。

    3、 如果电平用OC(集电极开路,TTL)或OD(漏极开路,CMOS)输出,那么不用上拉电阻是不能工作的, 这个很容易理解,管子没有电源就不能输出高电平了。

    如下图所示:

     集电极开路输出的结构如图1所示,右边的那个三极管集电极什么都不接,所以叫做集电极开路;和集电极开路类似,漏极开路输出;

        一般情况下都需要在OUTPUT 输出口 外接上拉电阻,才能输出高电平。否则在右边三极管截止时,输出的是高阻态。

    高阻态状态下便于多个三极管并联(线与逻辑) 有一个为低电平,所有的都为低电平。
     

    上下拉使用对比:

    需要注意的是,上拉电阻太大会引起输出电平的延迟。(RC延时)一般CMOS门电路输出不能给它悬空,都是接上拉电阻设定成高电平。

    下拉电阻:和上拉电阻的原理差不多, 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(终端端接)。

     

    上拉是对器件输入电流,下拉是输出电流;

    上拉用来增大电流,下拉电阻是用来吸收电流。

    选用原则:

    上拉电阻阻值的选择原则包括:

    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。

    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。

    3、对于高速电路,过大的上拉电阻可能边沿变平缓。

    综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

    上拉电阻偏大或偏小的影响:         400kbs

    上拉电阻值过小,Vcc灌入端口的电流(Ic)将较大,这样会导致MOS管V2(三极管)不完全导通(Ib*β,有饱和状态变成放大状态,这样端口输出的低电平值增大(i2c协议规定,端口输出低电平的最高允许值为0.4v)。

    如果上拉电阻过大,加上线上的总线电容,由于RC影响,会带来上升时间的增大(下降延是芯片内的晶体管,是有源驱动,速度较快;上升延是无源的外接电阻,速度慢),而且上拉电阻过大,即引起输出阻抗的增大,当输出阻抗和负载的阻抗可以比拟的时,则输出的高电平会分压而减少。

    低功耗状态 上拉下拉使用注意:

    带上拉或者下拉的IO口,在低功耗状态,或者配置使用的常态时,应根据IO口的状态进行相关的设置。

      如果IO口没有做好处理的话,它就会在暗地里偷走功耗,而你却浑然不知。具体原因是这样的,一般的IO的内部或者外部都会有上下拉电阻,举个例子,如下图所示,假如某个IO口有个10KΩ的上拉电阻,把引脚拉到3.3V,然而当MCU进入低功耗模式的时候,此IO口被设置成输出低电平,根据欧姆定律,此引脚就会消耗3.3V/10K=0.33mA的电流,假如有四、五个这样的IO口,那么几个mA就贴进去了,太可惜了。所以在进入低功耗之前,请逐个检查IO口的状态:

      如果此IO口带上拉,请设置为高电平输出或者高阻态输入;

        如果此IO口带下拉,请设置为低电平输出或者高阻态输入;

      总之一句话,不要把上好的电流浪费在产生热量的功能上,咱可不靠这点温度去暖手。

    IO口上拉与下拉电平与IC间的连接造成的相应功耗的损失

    IO口的上下拉电阻消耗电流这一因素相对比较明显,下边咱来说一个不明显的因素:IO口与外部IC相连时的电流消耗。假如某个IO口自带上拉,而此与IO相连的IC引脚偏偏是自带下拉的,那么无论这个引脚处于什么样的电平输出,都不可避免的产生一定的电流消耗。所以凡是遇见这一类的情况,首先需要阅读外设IC的手册,确定好此引脚的的状态,做到心中有数;然后在控制MCU睡眠之前,设置好MCU的IO口的上下拉模式及输入输出状态,要保证一丝儿电流都不要被它消耗掉。

    系统功耗测试。

    检测出来的电流消耗很大,可实际应用消耗的功耗却不大?

    是因为在测试功耗的时候MCU还连接着调试器呢!这时候大部分电流就会被调试器给掳走,平白无故的让工程师产生极度郁闷的心情。所以在测低功耗的时候,一定不要连接调试器,更不能边调试边测电流。
    --------------------- 
    作者:alala120 
    来源:CSDN 
    原文:https://blog.csdn.net/alala120/article/details/81089078 
    版权声明:本文为博主原创文章,转载请附上博文链接!

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  • 本文给大家分享了 上拉电阻和下拉电阻相关知识点。
  • 常见各类技术资料,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉下拉电阻以提供确定的工作状态”。这个提法基本是对的,但也不全对。下面详细加以说明。
  • 上拉电阻和下拉电阻的区别及案列分析 上拉电阻 在一个信号未过来之前、默认(保证)该电位的电平信号是高电平,在信号过来后如果是高电平、那么保持高电平。如果过来低电平信号、那么输出的信号就会变成低电平。 ...

    上拉电阻和下拉电阻的区别及案列分析

    • 上拉电阻
      在一个信号未过来之前、默认(保证)该电位的电平信号是高电平,在信号过来后如果是高电平、那么保持高电平。如果过来低电平信号、那么输出的信号就会变成低电平。
      在这里插入图片描述
      改图表示电阻下方闭合连接到GND、则此时输出的电平信号是低电平信号。如果断开电阻、则此时V1点得到的是一个高电平信号。这就是上拉电阻。

      • 下拉电阻
        在一个信号未过来之前、默认(保证)该电位的电平信号是低电平,在信号过来后如果是高电平、那么保持高电平。如果过来低电平信号、那么输出的信号就会变成低电平。
        在这里插入图片描述
        特别注意在MCU中,内部一般都内置了上拉电阻和下拉电阻,基本不需要在外部添加上拉或者下拉电阻、只要在编写程序时添加设置上拉和下拉即可。

    应用:
    在一些按键中:
    如果一般判断按键是否按下、一般我们设置改引脚为上拉电阻输入模式。
    why???
    因为绝大部分人会在设置按键或者说人的思维会认为按键按下时,我们会认为按键给出的信号是低电平(0) 信号,所以我们在设置的时候要设置MCU的输入为上拉输入,这样的话默认引脚获取的信号是高电平信号,只有按键按下时,才是低电平信号。这样你在单片机中获取引脚信号的时候,你就可以知道低电平代表按键按下,这样可以继续完成下一步工作。

    展开全文
  • 电阻在电路中起限制电流的作用。上拉电阻和下拉电阻是经常提到也是经常用到的电阻。在每个系统的设计中都用到了大量的上拉电阻和下拉电阻。在上电阻和下拉电阻的电路中,经常有的疑...

    电阻在电路中起限制电流的作用。上拉电阻和下拉电阻是经常提到也是经常用到的电阻。在每个系统的设计中都用到了大量的上拉电阻和下拉电阻。640?wx_fmt=jpeg在上拉电阻和下拉电阻的电路中,经常有的疑问是:上拉电阻为何能上拉?下拉电阻为何能下拉?下拉电阻旁边为何经常会串一个电阻?640?wx_fmt=jpeg简单概括为:电源到器件引脚上的电阻叫上拉电阻,作用是平时使该引脚为高电平,地到器件引脚上的电阻叫下拉电阻,作用是平时使该引脚为低电平。低电平在IC内部与GND相连接;高电平在IC内部与超大电阻相连接。上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用,下拉同理。对于非集电极(或漏极)开路输出型电路(如普通门电路,其提升电流和电压的能力是有限的,上拉和下拉电阻的主要功能是为集电极开路输出型电路提供输出电流通道。

    上拉是对器件注入电流,下拉是输出电流;强弱只是上拉或下拉电阻的阻值不同,没有什么严格区分。当IC的I/O端口,节点为高电平时,节点处和GND之间的阻抗很大,可以理解为无穷大,这个时候通过上拉电阻(如4.7K欧,10K欧电阻)接到VCC上,上拉电阻的分压几乎可以忽略不计;

    当I/O端口节点需要为低电平时,直接接GND就可以了,这个时候VCC与GND是通过刚才的上拉电阻(如4.7K欧,10K欧电阻)连接的,通过的电流很小,可以忽略不计。

    640?wx_fmt=jpeg

    电平值的大小、高低是相对于地电平来说的,因此在看电平值的大小时要参考地的电平值来看。看看那些引脚是否接到地上,与自己是否连接外围器件没有关系,因为其实高电平还是低电平是相对于地平面来说的。在节点与+5V之间接10K欧或4.7K欧的上拉电阻,能够把这个节点的电位拉上来,往往这个节点要求应用单片机或其它控制器来控制它(及这个节点与I/O连接)为高电平或低电平。

    如果单纯的想要使这个节点成为高电平,并且输出阻抗非常大,则直接接电源也无妨,但是如果单片机要使这个节点拉低,即单片机内部使节点接地,这样5V电源和地之间就短路了。

    另外,当要求这个节点为高电平时,这个节点和地之间的阻抗一般非常大,如100K欧的阻抗,当上拉一个10K欧的电阻,这个点分得的电压为100K欧/(100K+10K)*5V=4.5V,这样也可以拉到高电平。

    而当要求这个节点为低电平时,只要把它和地连接就可以了,电源和地之间有一个10K偶的电阻,这样就不会短路了。

    当低电平时,电源和地之间有一个负载形成的回路,有时候这个节点会再串接一个电阻,因为电流流向阻抗低的地方,所以电流会通过与电源相连的电阻流向地,而不是流向这个与节点相连的电阻,因为这个节点连接的电阻阻抗高,所以低电平时这个点的电势就是低电平。

    640?wx_fmt=jpeg

    可以这么认为,对于IC的I/O端口来说,IC内部通过控制高低电平相当于控制这个O/O口与其内部的GND或非常大的电阻相连,如100K欧,当I/O口为低电平0V时,在IC内部,是控制IC芯片O/O口的引脚在芯片内与GND连接。

    当I/O口为高电平时,如5V,这个时候I/O口引脚在芯片内是与非常大的电阻,如100K欧相连接的,有时在I/O节点处会再串接一个小电阻值的电阻,如68欧,因为电流流向阻抗低的地方,所以当芯片内部的I/O端口欧与GND相连为低电平时,电源与上拉电阻及芯片内部的GND形成环路进行流通。

    这时I/O口节点处的电流就会流向芯片内部的GND,因为节点处串接了一个小阻值的电阻,相对于GND来说是高阻,就是大一点点也是高阻,所以电流就不会流过这个串联的电阻。

    当用下拉电阻时(所谓的上拉和下拉都是针对高阻态而言的),当I/O口为高阻态时,通过上拉电阻能够让其保持在高电平状态;

    具体如上文所述:当I/O端口为高阻态时,用下拉电阻把这个口与GND相连接,高阻态电阻值很大,可以理解为断开,其实就是和芯片内部的阻值很大的电阻相连接,下拉的时候拉到地上了,没有电流,电平值为0,除非是给这个引脚赋予一个高电平值它才能够起作用。

    640?wx_fmt=jpeg

    上拉和下拉电阻的作用概括如下:

    1、提高电压准位当TTL电路驱动CMOS电路时,如果TTL电路输出的高电平低于CMOS电路的最低高电平,这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值;OC门电路必须加上拉电阻,以提高输出的高电平值。2、加大输出引脚的驱动能力有的单片机引脚上也常使用上拉电阻。3、N/A引脚(没有连接的引脚)防静电、防干扰;在CMOS芯片上,为了防止静电造成损坏,不用的引脚不能悬空,一般接上拉电阻降低输入阻抗,提供泄荷通路。同时引脚悬空就比较容易接收外界的电磁干扰。4、电阻匹配抑制反射波干扰,长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻使电阻匹配,能有效的抑制反射波干扰。5、预设空间状态/默认电位在一些CMOS输入端接上拉或下拉电阻是为了预设默认电位。当不用这些引脚时,这些输入端下拉接低电平或上拉接高电平。在I2C等总线上空闲时的状态是由上下拉电阻获得的。6、提高芯片输入信号的噪声容限输入端如果是高阻状态,或高阻抗输入端处于悬空状态,此时需要加上拉或下拉电阻,以免受到随机电平的影响,进而影响电路工作。同样,如果输出端处于被动状态,需要加上拉或下拉电阻,如输出端仅仅是一个三极管的集电极,从而提高芯片输入信号的噪声容限,增强抗干扰能力。在BJT晶体三极管的基极端,上拉电阻和下拉电阻也起着至关重要的作用。在三极管的电路应用中,串接在基极上的电阻起限制基级电流的作用,如下图中的R2所示,

    640?wx_fmt=jpeg

    如下图中的R5所示,上拉电阻使三极管基极的输入电平在默认情况下是高电平输入,当CPU有低电平信号输出时,外围电路响应,下拉电阻使晶体管的基极输入在默认情况下拉到低电平,如下图中的R6所示。

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    -END-
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  • 相反的,下拉电阻是为了保证GPIO无信号输入时输入端的电平为低电平。 不懂的具体可以看下面 一、概念 上拉电阻就是:将一个不确定信号(高或低电平),通过一个电阻与电源VCC相连,固定在高电平; 下拉电阻...
  • 判断上下电阻时,只需要看按键按下之前,两端是高电平还是低电平。例如: R1这个电阻,一端接VCC,在...R2这个电阻,一端接GND,在按键按下之前,两端是低电平,所以它就是下拉电阻,是为了检测高电平输入。 ...
  • 如何选择正确值的上拉电阻和下拉电阻上拉电阻和下拉电阻是如何确定?还是 在选择此类电阻的时候,有个特定的范围? 对上拉电阻和下拉电阻的选择应结合开关管特性下级电路的输入特性进行设定, 主要需要考虑以下...
  • 单片机上拉电阻和下拉电阻

    千次阅读 2019-08-11 22:42:27
    上拉电阻和下拉电阻有什么用? 1、提高驱动能力: 例如,用单片机输出高电平,但由于后续电路的影响,输出的高电平不高,就是达不到VCC,影响电路工作。所以要接上拉电阻。下拉电阻情况相反,让单片机引脚输出低...

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