与组合逻辑电路不同，时序逻辑电路的输出不仅与当前时刻输入变量的取值有关，而且与电路的原状态（即过去的输入情况有关）。
时序逻辑电路的结构框图如下：

• 与组合电路相比，时序逻辑电路有两个优点：

1. 时序逻辑电路包括组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成。
2. 存储电路的状态反馈到组合逻辑电路输入端，与外部输入信号共同决定组合逻辑电路的输出。组合逻辑电路的输出除包括外部输出外，还包含连接到存储电路的内部输出，它将控制存储电路状态的转移。

• 时序逻辑电路按状态变化的特点，可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，电路状态的变化在同一时钟脉冲作用下发生，即各触发器状态的转换同步完成。在异步时序逻辑电路中，没有统一的时钟脉冲信号，即各触发器状态的转换是异步完成的。
• 对时序逻辑电路功能的描述方式主要有三种：逻辑方程，状态转移表和状态转移图，时序图。
• 对时序逻辑电路的设计进行描述也有不同的方式，主要有三种：状态转移图描述，基于状态化简的结构性描述，VerilogHDL抽象描述。

触发器

触发器是时序逻辑电路的最基本电路单元，主要有D触发器、JK触发器、T触发器和RS触发器等。根据功能要求的不同，触发器还具有置位、复位、使能、选择等功能。

D触发器

最简D触发器

D触发器的逻辑符号如下所示：

图中D为信号输入端，clk为时钟控制端，Q为信号输出端。这种触发器的逻辑功能是：不论触发器原来的状态如何，输入端的数据D（无论D=0，还是D=1）都将在时钟clk的上升沿被送入触发器，使得Q=D。其真值表如下所示：

代码如下：

module DFF (q, clk, data_in);
    output q;
    input clk, data_in;
    reg q;
    always @(posedge clk)   q <= data_in;
endmodule

带复位端的D触发器

在D触发器的实际使用中，有时需要一个复位端（也称清零端）。带有复位端的D触发器的逻辑符号如下所示：

电路上电时，电路的逻辑处于不定状态，复位脉冲的到来将电路初始化为Q=0的状态。随后，在时钟的控制下，输入端D的数据在每个时钟上升沿被置到输出端Q。同步清0的D触发器的代码如下：

module DFF_rst (q, clk, reset, data_in);
    output q;
    input clk, reset, data_in;
    reg q;
    always @(posedge clk) 
        if (!reset)  q <= 0;
        else         q <= data_in;
endmodule

异步清0的D触发器的代码如下：

module DFF_srst (q, clk, reset, data_in);
    output q;
    input clk, reset, data_in;
    reg q;
    always @(posedge clk or negedge reset)//只要接收到复位信号，立马复位
    	if(!reset)  q <= 0;
    	else        q <= data_in;
endmodule

可以看到，同步清0和异步清0的电路代码只是在always后的敏感向量表上有所不同。对于同步清0，并不是清0信号一变化电路马上就会被置0，清0信号有效后需等待时钟的有效边沿到来后电路才会有动作，因此不应该把清0信号写入敏感向量表中。而异步清0时，只要清0信号有效，电路就会马上更新，输出置0，因此对于异步电路，清0信号有必要写入敏感向量表中。

T触发器

T触发器的逻辑符号如下所示：

其逻辑功能为：当时钟的有效边沿到来时，如果T=1，则触发器翻转；如果T=0，则触发器的状态保持不变。reset为复位端，异步复位，低电平有效。代码如下：

module TFF (data_out, T, clk, reset);
    output data_out;
    input T, clk, reset;
    reg data_out;
    always @(posedge clk or negedge reset)
   	   if (!reset)     data_out <= 1'b0;
 	   elseif(T)       data_out <= ~data_out;  
endmodule

计数器

计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能、
根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变化规律，分为加法计数器、减法计数器和加/减计数器。

二进制计数器

采用D触发器实现的二进制计数器的逻辑电路图如下：

代码如下：

module comp2bit (Q, clk, reset);
    output  q;
    input clk, reset;
    reg Q;
    always @(posedge clk or negedge reset)
    	if (!reset)
   			Q <= 1'b0;
   		else   
  	   	    Q <= ~Q;
endmodule

任意进制计数器

对于M进制的计数器，首先应确定计数器所需触发器的个数。N个触发器对应了2的N次方个状态，其应大于M。
以十一进制计数器为例，最少需要4个触发器。采用反馈清零法设计的十一进制计数器的代码如下：

module comp_11 (count, clk, reset);
    output [3:0]count;
    input clk, reset;
    reg [3:0]count;
    always @(posedge clk)
        if(reset)   count <= 4'b0000;//复位
        else
            if (count == 4'b1010)//一个技术循环结束
                count <= 4'b0000;
            else
                count <= count + 1;
endmodule

移位寄存器

移位寄存器 可以用来实现数据的串并转换，也可以构成移位计数器，进行计数、分频，还可以构成序列码发生器、序列码检测器等。
以环形移位寄存器为例，N位环形寄存器由N个移位寄存器组成，它可以实现环形移位，如下图所示：

其将每个寄存器的输出作为下一位寄存器的输入，并将高位寄存器的输出作为循环的输入，代码如下：

module shiftregist1 (D, clk, reset);
    parameter shiftregist_width = 4;
    output [shiftregist_width-1:0]D;//[3:0]D
    input clk, reset;
    reg[shiftregist_width-1:0]D;
    always @(posedge clk)
    	if (!reset)
    		D <= 4'b0000;
        else
            D <= {D[shiftregist_width-2:0], D[shiftregist_width-1]};
                //D[2:0], D[3]
endmodule

序列信号发生器

序列信号发生器是能够产生一组或多组序列信号的时序电路，它可以由纯时序电路构成，也可以由包含时序逻辑和组合逻辑的混合电路构成。
以一个产生100111序列的信号发生器为例，可以采用不同的方法：

1. 由移位寄存器构成
   采用循环移位寄存器，在电路工作前，将所需的序列码置入移位寄存器中，然后循环移位，就可以不断地产生需要的序列。由于移位寄存器输入和输出信号之间没有组合电路，不需要进行组合逻辑的反馈运算，因此所占用的电路的面积很大，结构框图如下：
   
   代码如下：

module signal_maker (out, clk, load, D);
    parameter M = 6;
    output out;
    input clk, load;
    input [M-1:0]D;  
    reg [M-1:0]Q;
    initial     Q = 6'b100111;
    always @(posedge clk)
   		if(load)    Q <= D;
  	    else        Q <= [Q[M-2:0], Q[M-1]];//移位  Q[4:0]+Q[5]
    assign out = Q[M-1]
endmodule

2. 由移位寄存器和组合逻辑电路构成
   反馈移位寄存器型序列信号发生器的结构框图如下所示：
   
   它由移位寄存器和组合反馈网络组成，从移位寄存器的某一输出端可以得到周期性的序列码。
   代码如下：

module signal_maker2 (out, clk, load, D);
    parameter M = 4;
    output out;
    input clk, load;
    input [M-1:0]D;
    reg [M-1:0]Q;
    wire w1;
    always @(posedge clk)//时序电路部分，移位寄存器
        if(load)        Q <= D;
        else            Q <= {Q[M-2:0], w1};
    assign w1 = (~Q[3])|(~Q[1]&(~Q[0]))|(Q[3]&(~Q[2]));//组合逻辑电路，反馈网络
    assign out = Q[M-1];
endmodule

有限同步状态机

有限状态机是时序电路的通用模型，任何时序电路都可以表示为有限状态机。

• 根据输出信号的产生方式，有限状态机可以分为米利型（Mealy）和摩尔型（Moore）。Mealy型状态机的输出与当前状态和输入有关，Moore型状态机的输出仅依赖于当前状态，而与输入无关。结构如下所示：
  
• 状态机的编码方式很多，由此产生的电路也各不相同。常见的编码方式有三种：二进制编码、格雷编码和一位独热编码。

1. 二进制编码：其状态寄存器是由触发器组成的。N个触发器可以构成2的N次方个状态。二进制编码的优点是使用的触发器个数较少，节省了资源；缺点是状态跳转时可能有多个bit（位）同时变化，引起毛刺，造成逻辑错误。
2. 格雷编码：与二进制编码类似。格雷编码状态跳转时只有一个bit（位）发生变化，减少了产生毛刺和一些暂态的可能。
3. 一位独热（One Hot）编码：这是对于n个状态采用n个bit（位）来编码，每个状态编码中只有一个bit（位）为1，如0001、0010、0100、1000。One Hot编码增加了使用触发器的个数，但该种编码方式为以后的译码提供了方便，能有效地节省和简化组合电路。

• 有限状态机的描述方法有两段式和三段式两种。
  1.两段式描述方法：

//第一个进程，同步时序always块，格式化描述次态寄存器迁移到现态寄存器
always@(posedge clk or negedge rst_n)//异步复位
	if(!rst_n)	current_state <= IDLE;
	else		current_state <= next_state;//非阻塞赋值
//第二个进程，组合逻辑always模块，描述状态转移条件判断
always@(current_state or 输入信号)//电平触发
	begin
		next_state = x;//初始化，使得系统复位后能进入正确的状态
		    case(current_state)
		    	S1:if(...)
		    	next_state = S2;//阻塞赋值
		    	out <= 1'b1;//非阻塞逻辑
		    ...
		    endcase
	 end

2.三段式描述方法：

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器
always@(posedge clk or negedge rst_n)//异步复位
	if(!rst_n)	current_state <= IDLE;
	else		current_state <= next_state;//非阻塞赋值
//第二个进程，组合逻辑always模块，描述状态转移条件判断
always@(current_state or 输入信号)//电平触发
	begin
		next_state = x;//初始化，使得系统复位后能进入正确的状态
		    case(current_state)
		    	S1:if(...)
		    	next_state = S2;
		    	...
		    endcase
	 end
//第三个进程，同步时序always模块，格式化描述次态寄存器输出
always@(posedge clk or negedge rst_n)
	begin
	...//
		case(next_state or 输入信号)
			S1: out1 <= 1'b1;
			S2: out1 <= 1'b0;
			default:...   //default免除综合工具综合出锁存器
		endcase
	end		

三段式并不是一定要写三个always块，如果状态机更为复杂，always块也会相应增加。

接下来以两个时序电路来说明有限同步状态机的应用。

顺序脉冲发生器

顺序脉冲发生器又称脉冲分配器，其将高电平脉冲依次分配到不同的输出上，保证在每个时钟周期内只有一路输出高电平，不同时钟上的高电平脉冲依次出现在所有输出端。
以4位顺序脉冲发生器为例，其有4路输出S0、S1、S2、S3，每路输出上高电平脉冲依次出现，输出在1000、0100、0010、0001之间循环。4位顺序脉冲发生器的状态转移图如下所示：

代码如下：

module state4 (OUT, clk, rst_n);
    output [3:0]OUT;
    input clk;
    input rst_n;
    reg [3:0]OUT;
    reg [1:0]STATE, next_STATE;
    always @(STATE)
        case(STATE)
            2'b00;
                begin
                    OUT <= 4'b1000;
                    next_STATE <= 2'b01;
                end
            2'b01;
                begin
                    OUT <= 4'b0100;
                    next_STATE <= 2'b10;
                end
            2'b10:
                begin
                    OUT <= 4'b0010;
                    next_STATE <= 2'b11;
                end
            2'b11;
                begin
                    OUT <= 4'b0001;
                    next_STATE <= 2'b00;
                end
        endcase
    always @(posedge clk or negedge rst_n)
        if (!rst_n)     STATE <= 2'b00;
        else            STATE <= next_STATE;
endmodule

“11010”序列检测器

序列检测器就是将一个指定的序列从数字码流中检测出来。当输入端出现序列11010时，输出为1，否则输出为0。在此不考虑重复序列，即出现指定序列后就重新开始序列检测，不再考虑以前的数据。该序列检测器的状态转移图如下所示：

代码如下：

module seqdet (D_out, D_in, rst_n, clk);
    parameter IDLE = 3'd0, A = 3'd1, B = 3'd2, C = 3'd3, D = 3'd4, E = 3'd5;
    output D_out;
    input D_in, rst_n, clk;
    reg [2:0]state, next_state;
    wire D_out;
    assign D_out = (state == E)?1:0;
    always @(state or D_in)
        case(state)
            IDLE:if(D_in)   next_state = A;
                 else       next_state = IDLE;
            A:  if(D_in)    next_state = B;
                else        next_state = IDLE;
            B:  if(D_in)    next_state = B;
                else        next_state = C;
            C:  if(D_in)    next_state = D;
                else        next_state = IDLE;
            D:  if(D_in)    next_state = B;
                else        next_state = E;
            E:  if(D_in)    next_state = IDLE;
                else        next_state = A;
             default:    next_state = IDLE;
		endcase
	always @(posedge clk)
		state <= next_state;
endmodule

1.1 介绍

输出往往反馈到输入端，与输入变量一起决定电路的输出状态。

1.2 特点

任意时刻输出不仅取决于该时刻输入变量的状态，而且还与原来的状态有关。

1.3 锁存器

1.3.1 特点

• 有两个互补的输出端$Q$和$\overline{Q}$，当$Q$ = 1时，$\overline{Q}$ = 0；而当$Q$ = 0时，$\overline{Q}$ = 1。
• 有两个稳定状态，通常将$Q$ = 1和$\overline{Q}$ = 0称为1状态，而当$Q$ = 0和$\overline{Q}$ = 1称为0状态，若输入不发生变化，锁存器必定处于其中一个状态，并且长期保持下去。
• 在输入信号的作用下，锁存器可以从一个稳定状态转换到另一个稳定状态。
• 我们把输入信号发生变化之前的锁存器状态称为现态(PS)，用$Q^n$和${\overline{Q}}^n$来表示，而把输入信号发生变化后锁存器所进入的状态称为次态(NS)，用$Q^{n+1}$和${\overline{Q}}^{n+1}$来表示。

1.3.2 常用锁存器

1.3.2.1 SR锁存器

1.3.2.1.1 或非实现

1.3.2.1.1.1 状态方程

$$\{\begin{array}{l}{Q}^{n+1}=S+\overline{R}{Q}^n\\ S\bullet R=0\end{array}$$

1.3.2.1.1.2 状态转换图

1.3.2.1.1.3 真值表

R	S	$Q^n$	$Q^{n+1}$
0	0	0	保持$Q^n$不变
0	0	1	保持$Q^n$不变
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
1	1	0	不稳
1	1	1	不稳

1.3.2.1.2 与非实现

1.3.2.1.2.1 状态方程

$$\{\begin{array}{l}{Q}^{n+1}=\overline{\overline{S}}+\overline{R}{Q}^n\\ \overline{S}+\overline{R}=1\end{array}$$

1.3.2.1.2.2 状态转换图

1.3.2.1.2.3 真值表

$\overline{R}$	$\overline{S}$	$Q^n$	$Q^{n+1}$
0	0	0	不稳
0	0	1	不稳
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	保持$Q^n$不变
1	1	1	保持$Q^n$不变

1.3.2.2 SR锁存器与非和或非的区别

• 与非门是输入低电平控制的器件，即有一个输入为0时，输出就一定是1。
• 或非门是输入高电平控制的器件，输入都是0时，输出才是1。
• 根据真值表可以得到与非门和或非门的置0和置1正好相反。

1.3.2.2 门控SR锁存器

1.3.2.2.1 状态方程

$$\{\begin{array}{l}{Q}^{n+1}=S+\overline{R}{Q}^n\\ S\bullet R=0\end{array}$$

1.3.2.2.2 状态转换图

1.3.2.2.3 特性表

EN	S	R	$Q^n$	$Q^{n+1}$
0	x	x	x	保持$Q^n$不变
1	0	0	0	保持$Q^n$不变
1	0	0	1	保持$Q^n$不变
1	0	1	0	0
1	0	1	1	0
1	1	0	0	1
1	1	0	1	1
1	1	1	0	不稳
1	1	1	1	不稳

1.3.2.3 门控D锁存器

1.3.2.3.1 状态方程

$Q^{n+1}=D$

1.3.2.3.2 状态转换图

1.3.2.3.3 真值表

EN	D	$Q^n$	$Q^{n+1}$
0	x	x	保持$Q^n$不变
1	0	0	0
1	0	1	0
1	1	0	1
1	1	1	1

1.4 触发器

1.4.1 分类

1.4.1.1 逻辑功能划分

1.4.1.1.1 RS触发器

和门控RS锁存器情况基本相同

1.4.1.1.2 D触发器

和门控D锁存器情况基本相同

1.4.1.1.3 JK触发器

1.4.1.1.3.1 状态方程

$Q^{n+1}=J\overline{Q^n}+\overline{K}{Q}^n$

1.4.1.1.3.2 状态转换图

1.4.1.1.3.3 真值表

EN	J	K	$Q^n$	$Q^{n+1}$
0	x	x	x	保持$Q^n$不变
1	0	0	0	保持$Q^n$不变
1	0	0	1	保持$Q^n$不变
1	0	1	0	0
1	0	1	1	0
1	1	0	0	1
1	1	0	1	1
1	1	1	0	翻转
1	1	1	1	翻转

1.4.1.1.4 T触发器

1.4.1.1.4.1 状态方程

$Q^{n+1}=\overline{Q^n}$

1.4.1.1.4.2 状态转换图

1.4.1.1.4.3 真值表

CP	T	$Q^n$	$Q^{n+1}$
0	x	x	保持$Q^n$不变
1	0	0	保持$Q^n$不变
1	0	1	保持$Q^n$不变
1	1	0	翻转
1	1	1	翻转

1.4.1.2 电路结构和触发方式划分

1.4.1.2.1 同步触发器

1.4.1.2.2 主从触发器

• 克服同步触发器的空翻现象。
• 提高触发器工作的可靠性。
• 使触发器在每个时钟脉冲周期内状态只改变一次。

1.4.1.2.3 边沿触发器

触发器仅在时钟脉冲的上下沿到来时才接收输入信号，在脉冲为0或1的时候不接受输入信号。边沿触发器不仅克服了空翻现象，而且大大提高了抗干扰能力。

1.4.2 触发器之间的转换方法

先比较已有触发器和待求触发器的特性方程，求出转换电路的逻辑函数表达式，再根据转换逻辑画出逻辑电路图。

1.5 触发器和锁存器的区别

• 锁存器同其所有的输入信号相关，当输入信号变化时锁存器就变化，没有时钟端。
• 锁存器由电平触发，非同步控制。在使能信号有效时锁存器相当于通路，在使能信号无效时锁存器保持输出状态。
• 锁存器对输入电平敏感，受布线延迟影响较大，很难保证输出没有冒险产生。
• 触发器受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。
• 触发器由时钟沿触发，同步控制。
• 触发器则不易产生冒险。
• 触发器相比较于锁存器优点在于触发器是一个同步双稳态器件，所谓同步，是指触发器的记忆状态按时钟脉冲的边沿来改变。触发器在时钟脉冲的上边沿和下边沿来启动记忆1为数据的方法，提高了逻辑电路的可靠性和工作速度。

1.6 常用时序电路

1.6.1 寄存器

1.6.1.1 介绍

由锁存器或触发器组成，一次能够并行存储n位比特数据的逻辑部件称为寄存器

1.6.1.2 分类

1.6.1.2.1 数据寄存器

并行输入并行输出

1.6.1.2.2 移位寄存器

• 右移寄存器
  • 循环右移寄存器
  • 左串输入右串输出
  • 串行输入并行输出
  • 并行输入串行输出
• 左移寄存器
  • 循环左移寄存器
  • 右端串行输入从左端串行输出

1.6.1.2.3 双向移位寄存器/通用寄存器

• 串入串出
• 串入并出
• 并入串出
• 并入并出

1.6.2 计数器

1.6.2.1 介绍

计数器的功能是记忆脉冲的个数，计数器所能记忆脉冲的最大数目称为该计数器的模，用字母M来表示，构成计数器的核心元件是触发器

1.6.2.2 分类

1.6.2.2.1 计数功能分

• 加法计数器
• 减法计数器
• 可逆计数器

1.6.2.2.2 进位基数分

• 二进制计数器
• 十进制计数器
• 任意进制计数器

1.6.2.2.3 进位方式分

• 同步计数器（并行计数器）
• 异步计数器（串行计数器）

1.7 时序逻辑电路的一般模型和结构特点

时序电路由组合电路和起记忆作用的存储电路组成，其中存储电路一般由各类触发器组成。

1.8 按其状态的改变方式不同分类

1.8.1 同步时序逻辑电路

• 所有触发器状态的变化是在同一时钟信号作用下同时发生的

1.8.1.1 三组逻辑表达式

输出方程：组合逻辑电路的输出内容

$Y=F(X,Q^n)$

驱动方程:各个触发器的激励信号

$Z=G(X,Q^n)$

状态方程：触发器的现态次态

$Q^{n+1}=H(X,Q^n)$

1.8.1.2 按其输入和输出的关系不同

1.8.1.2.1 米里型时序逻辑电路

输出是输入变量和状态变量的函数，输出不仅与输入有关，而且与电路的现态有关

1.8.1.2.2 摩尔型时序逻辑电路

输出只是状态变量的函数，而和当时的输入无关

1.8.2 异步时序逻辑电路

没有统一的时钟信号，各触发器状态的变化不是同时发生的，而是有先有后的

1.9 功能描述方法

1.9.1 逻辑表达式

用于描述时序电路功能的逻辑表达式为输出方程、驱动方程和状态方程。

1.9.2 状态转换表

把时序电路的输入和现态的各种可能取值，代入状态方程和输出方程进行计算，求出相应的次态和输出，将全部的计算结果列成真值表的形式

1.9.3 状态转换图

圆圈：表示时序电路的各种状态。
箭头线：表示状态转换方向
箭头线旁注明：状态转换前的输入变量$X$的取值和输出变量$Y$的值。

• 示例

  • 米里型
    

  • 摩尔型
    

1.9.4 时序图

描述时序电路在输入信号和时钟脉冲序列作用下，电路状态及输出随时间变化的波形图。

1.10 同步时序逻辑电路分析方法

• 列出时序电路的输出方程和各触发器的驱动方程；
• 将触发器的驱动方程代入各自的特性方程，求出各触发器的次态方程，从而得到时序电路的状态方程；
• 根据求得的状态方程和输出方程，列出时序电路的状态转换表；
• 根据状态转换表列出状态表，画出状态图或时序图；
• 总结分析时序电路的逻辑功能。

1.11 自启动能力

电路经过若干个$CLK$脉冲作用，还是能进入有效序列，不会陷入某个死循环出不去。

1.12 同步时序逻辑设计

1.12.1 步骤

1. 建立原始状态表
   • 所要设计的同步时序电路的逻辑功能是通过文字、图形或波形来描述的，首先必须将它们变换成规范的状态图或状态表。这种直接从文字描述得到的状态图或状态表称为原始状态图或原始状态表。
2. 状态化简
   • 原始状态表（或图）中可能包含多余的状态，消除多余状态的过程称为状态化简。
3. 状态编码
   • 给最简状态表中的每一个状态指定一个特定的二进制代码，形成编码状态表的过程称为状态编码，也称为状态分配。
4. 选择触发器类型
5. 确定逻辑方程
   • 根据编码状态表和选定触发器类型，写出时序电路的状态方程、驱动方程和输出方程。
6. 画逻辑图
   • 根据得到的的驱动方程和输出方程，画出逻辑电路图。
7. 检查电路是否能自启动，如果不能自启动要重新设计逻辑方程。
   • 有些同步时序电路设计中会出现没用的无效状态，当电路上电后可能会进入这些无效而无法退出。

1.12.2 状态化简

设$A$和$B$是原始状态表中的两个状态，若分别以$A$和$B$为初始状态，加入任意的输入序列，电路均产生相同的输出序列， 即两个状态的转移效果相同，则称$A$和$B$是等效状态或等效状态对，记作$(A,B)$。凡是相互等效的状态都可以合并成一个状态。

1.12.2.1 判断两个状态是否等效的条件

• 在相同的输入条件下都有相同的输出。
• 在相同的输入条件下次态也等效。 这可能有三种情况
  • 次态相同
  • 次态交错
  • 次态循环(次态互为隐含条件)

1.12.2.2 隐含表法

隐含表是一种斜边为阶梯形的直角三角形表格。该表格两个直角边上的方格数目相等，等于原始状态数减1。隐含表的纵向由上到下、横向从左到右均按照原始状态表中的状态顺序标注，但纵向“缺头”，横向“少尾”。表中的每个小方格用来表示相应的状态对之间是否存在等价关系。如图5-19所示就是根据具有$A$、$B$、$C$、$D$、$E$ 这五个状态的原始状态表作出的隐含表。

1.12.2.2.1 隐含表化简步骤

1. 构造隐含表，并在表中每个方格中标明相应状态对是否等价。
   • 状态对肯定不等价的，在隐含表相应方格中标注“×”
   • 状态对肯定等价的，在隐含表相应方格中标注“√”
   • 状态对条件等价的，在隐含表相应方格中标注等价条件。
2. 顺序比较。先将隐含表中所有的状态按照一定顺序对照原始状态表逐一进行比较，并将比较结果按上面的约定标注在隐含表中每一个小方格内。
3. 关联比较。追查填有等价条件的那些方格，若发现所填的等价条件肯定不能满足，就在该方格右上角加一个“×”。
4. 确定原始状态表的最大等价类。从隐含表的最右边开始，逐列检查各个小方格，凡是未打“×”的方格，都代表一个等价状态对。彼此等价的几个状态可合并到一个等价类中，最终形成若干个最大等价类。如果有的状态没有包含在任何一个最大等价类中，则该状态自己就是一个最大等价类。
   5.建立最简状态表。将每个最大等价类用一个状态来代替，将这种替代关系应用于原始状态表，并删除多余行，就得到了最简状态表。

1.12.3 状态编码

建立最简状态表后，要设计的同步时序电路所需的状态数$N$就被确定下来，进而电路所需要的触发器个数$K$也被确定下来。
$K$和$N$应满足下列关系$2^{K-1}\le N\le 2^K$
状态编码是给最简状态表中用字母表示的$N$个状态分别指定一个二进制代码的过程，该代码就是这$K$个触发器的状态组合。

$N$的数目将随着$K$的增加而急剧增大。在这种情况下，想要对全部编码方案进行一一对比，从中选取最佳方案是十分困难的。因此，在实际工作中常采用经验法，按一定原则进行状态编码，来获得接近最佳的方案。其基本思想是在选择状态编码时，尽可能使状态和输出函数在卡诺图上1单元的分布为相邻，以便形成更大的包围圈。从而有利于状态函数和输出函数的化简。
状态编码依据的原则为：
（1）相同输入条件下，次态相同，现态应给予相邻编码。所谓相邻编码，就是指各二进制代码中只有一位代码不同。
（2）在不同输入条件下的同一现态，次态编码应相邻。
（3）输出相同，现态编码应相邻。

组合逻辑电路

特点：是任意时刻的输出仅仅取决于当前时刻的输入，与电路之前的历史状态无关（即无记忆能力）

组合逻辑电路的设计通常包含以下几个步骤：

• 进行逻辑抽象。分析事件的因果关系，确定输入变量和输出变量，列出输入变量和输出变量的逻辑真值表。
• 写出逻辑函数。将真值表转换为对应的逻辑函数式，或者直接画出卡诺图，然后使用第三章中介绍的卡诺图将逻辑函数进行化简。
• 根据化简后的逻辑函数，画出逻辑电路图。

---

常见的组合逻辑电路：多路选择器、编码器、译码器、移位器、比较器、

多路选择器

最简单的多路选择器（Multiplexer）是1位二选一多路器。
当输入S为高电平时，输入Y的值为输入A1的值；
当输入S为低电平时，输入Y的值为输入A0的值。

四选一多路选择器代码

module MUX4X32 (A0, A1, A2, A3, S, Y);
input [31:0] A0, A1, A2, A3;
input [1:0] S;
output [31:0] Y;
  function [31:0] select;
     input [31:0] A0, A1, A2, A3;
input [1:0] S;
       case (s)
          2ˊb00: select = A0;
          2ˊb01: select = A1;
          2ˊb10: select = A2;
          2ˊb11: select = A3;
       endcase
  endfunction
  assign y = select (A0, A1, A2, A3, S);
end module

译码器

module DEC2T4 (I0, I1, Y0, Y1, Y2, Y3);
input I0, I1;
output Y0, Y1, Y2, Y3;
not i0 (I0_n, I0);  
not i1 (I1_n, I1);  
nor  i2 (Y0, I0, I1);
nor  i3 (Y1, I0, I1_n);
nor  i4 (Y2, I0_n, I1);
nor  i5 (Y3, I0_n, I1_n);
endmodule

编码器

比较器

把比较输入信号之间是否相等的电路叫做比较器（Comparator）：如果两个输入向量相等，则输出高电平，否则输出低电平

module CPT4 (A, B, Y);
input [3:0] A, B;
output Y;
xor  i0 (D0, A[0], B[0]);
xor  i1 (D1, A[1], B[1]);
xor  i2 (D2, A[2], B[2]);
xor  i3 (D3, A[3], B[3]);
nor  i4 (Y, D0, D1, D2, D3);
endmodule

数据扩展器

对数据进行符号扩展或零扩展

module EXT16T32 (X, Se, Y);
input [15:0] X;
input B;
output Y;
wire [31:0] E0, E1;
wire [15:0] e = {16{X[15]}};
parameter z = 16ˊb0;
assign E0 = {z, X};
assign E1 = {e, X};
MUX2X32 i(E0, E1, Se, Y);
endmodule    

 
 
 
 

时序逻辑电路

组合逻辑电路的特点是任意时刻的输出仅仅取决于当前时刻的输入，与电路之前的历史状态无关；

而时序逻辑电路的 输出不仅取决于当前的输入，还取决于电路的历史状态。 因此我们需要一种元件能保存电路的状态信息。如果一个元件带有内部存储功能，它就包含状态，也称之为状态单元（State Element）。

---

• 锁存器：锁存器在E的高(低)电平期间对信号敏感
• 触发器：触发器在CP的上升沿(下降沿)对信号敏感

共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。

不同点：

• 锁存器—对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。
• 触发器—对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

---

常见的时序逻辑元件：锁存器、

锁存器

最简单的时序电路由一对反相器形成一个双稳态元件，如图所示。该元件具有两个稳定状态，只要一接上电源，它就随机出现两种状态中的一种，并永久保持这一状态。

若Q为高电平输出，则Vin2为高电平输入，Qn输出低电平，同时Vin1也为低电平输入，又使得Q继续保持高电平输出；

若Q为低电平输出，则Vin2为低电平输入，Qn输出高电平，同时Vin1也为高电平输入，又使得Q继续保持低电平输出；

---

SR锁存器

上述双稳态元件虽然可以持续保存电路的状态信息，但是缺点是不能根据我们的需求去修改存储的信息。因此我们还需要其他的元件来实现我们的需求。

• 当Sn为输入高电平，Rn为输入低电平时，Qn输出为高电平，Q输出为低电平；
• 当Sn为输入低电平，Rn为输入高电平时，Q输出为高电平，Qn输出为低电平；
• 当Sn为输入低电平，Rn为输入低电平时，Q输出为高电平，Qn输出为高电平；
• 当Sn为输入高电平，Rn为输入高电平时，此时电路的特性就像一个双稳态元件，但是电路的输出只能维持Q和Qn处于输出相反电平的逻辑状态。

Sn	Rn	Q	Qn
1	1	维持不变	维持不变
1	0	0	1
0	1	1	0
0	0	1	1

En锁存器

由于Sn-Rn锁存器对两个输入端的电平信号是一直敏感的，我们需要在Sn-Rn锁存器的基础上增加一个输入使能端En，使得输出只在使能端En为输入高电平时才对输入端的电平敏感。

D锁存器

可在带输入使能端的Sn-Rn锁存器的基础上略作修改，使得修改后的元件能够保存一个二进制位的状态信息。我们把这种修改后的锁存器叫做D锁存器（D Latch）。

module D_Latch (D, En, Q, Qn);
input D, En;
output Q, Qn;
wire Sn, Rn, Dn;
not i0 (Dn, D);
nand i1 (Sn, D, En);
nand i2 (Rn, En, Dn);
nand i3 (Q, Sn, Qn);
nand i4 (Qn, Q, Rn); 
//这两行代码实现的是Sn-Rn锁存器
endmodule

触发器

D锁存器已经能够保存一个二进制位的状态信息，并且能够在输入使能端为高电平时改变其存储的信息，即通过输入使能端的电平信号去控制D锁存器的开闭。

不过，在计算机芯片内部，我们往往需要通过输入的时钟边沿信号（时钟的上升沿或下降沿）去控制D锁存器的开闭，把这种用时钟边沿控制D锁存器中存储内容的元件叫做D触发器。

用两个D锁存器和两个非门构成了一个上升沿触发式D触发器

当Clk输入端为低电平时，主锁存器的En端为高电平输入，为打开状态；从锁存器的En端为低电平输入，为关闭状态。因此D触发器的输出端Q和Qn维持之前的状态信息。换句话说，此时D触发器中存储的信息是由从锁存器提供的。

当Clk输入端从低电平变为高电平时，主锁存器的En端从输入高电平变为低电平，即变为关闭状态，其输出端Q保持En端电平降低前的D端输入的电平信息；从锁存器的En端从输入低电平变为高电平，即变为打开状态，其输出Q端与其输入D端的电平信号一致。换句话说，D触发器在时钟信号的上升沿采样D端输入信号并保存在其主锁存器中。

当Clk输入端从高电平变为低电平时，主锁存器的En端从输入低电平变为高电平，即变为打开状态，其输出端Q`开始接收D端的输入电平并保持一致；从锁存器的En端从输入高电平变为低电平，即变为关闭状态，其输出端Q保持En端电平降低前的D端输入的电平信息。换句话说，D触发器在时钟信号的下降沿将其存储的信息从主锁存器移到从锁存器