触发器是构成时序逻辑电路的基本元件，根据各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。
同步时序逻辑电路
从构成方式来讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上，同步电路的时序电路公用同一个时钟，而所有的时钟变化都是在时钟的上升沿（或下降沿）完成的。
同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都是在同源时钟控制下运行。注意，在用Verilog HDL实现时，并不要求是同一时钟，而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。
异步时序逻辑电路
异步时序逻辑电路，顾名思义就是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步RAM的读写控制信号脉冲。除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；电路状态改变完全有外部输入的变化直接引起。由于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间的竞争冒险。

文章目录
B 时序逻辑电路的分析
B.a 同步时序逻辑电路分析
B.b 异步时序逻辑电路分析

B 时序逻辑电路的分析
所谓“分析”——即找出给定时序电路的逻辑功能。
B.a 同步时序逻辑电路分析
同步时序电路分析的“核心”——借助触发器的新状态（次态）表达式列出时序电路的状态转换表或画出状态转换图。

同步时序逻辑电路分析的一般步骤







驱动方程代入JK触发器的特性方程。



不断循环。由表可得这是一个7进制的计数器。



电路没有输入。

黄色循环为主循环，111为游离态，偏离态，不在主循环内，含有能回到主循环的偏离态的电路称为具有自启能力的时序逻辑电路。



每一个下降沿，变化一次。

功能描述：由上述图表分析可知，此电路为一个具有 自启动能力的同步七进制加法计数器。






T-FF
D-FF











B.b 异步时序逻辑电路分析
异步时序逻辑电路的特点

所有触发器的CP端并没有完全连接在一起；
不是所有触发器状态的变化都与外接时钟脉冲同步；
有时钟信号的触发器才需要用特性方程计算 次态，而没有时钟信号的触发器将保持原来的状 态不变。

异步时序逻辑电路分析示例



各个FF的时钟信号有所不同。悬空相当于接1



各状态方程后面与上cp

上一行为下一行的初态。根据（2）从上到下写出状态值。Q能不能变化取决于相应的cp是否为1。其中cp0为外界输入的，cp1=Q0;cp2=Q1;cp3=Q0。

分析变化顺序：$Q^n>cp>Q^{n+1}$


时序图：



同步、异步时序逻辑电路分析异同：

同：均先依据电路图得到电路描述的三大方程，即驱 动（激励）方程、状态方程（组）、输出方程，然后依据 三大方程得出描述电路逻辑功能的三大图表（通常时序图 为实验或仿真条件下的观察图像，分析时可略），最后依 据图表描述电路的逻辑功能。
异：异步时序逻辑电路分析时，还需考略各触发器的 时钟信号，当某触发器时钟有效信号到来时，该触发器状 态按状态方程进行改变，而无时钟有效信号到来时，该触 发器状态将保持原有的状态不变。

逻辑电路根据是否包含记忆元件，分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件，某时间点的输出（逻辑函数值）仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中，当前的输出只取决于当前的输入。而在时序逻辑电路中，只知道当前的输入并不足以确定当前的输出。也就是说，时序逻辑电路是一种过去的电路状态也会对输出产生影响的逻辑电路。

时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两种。同步时序逻辑电路中，输入和内部状态的变化由时钟信号控制同步进行，而异步时序逻辑电路则不需要时钟信号。FPGA电路设计一般使用同步时序逻辑电路。

 

https://blog.csdn.net/HEN_MAN/article/details/6923155

逻辑电路：

以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路和时序逻辑电路。前者的逻辑功能与时间无关，即不具记忆和存储功能，后者的操作按时间程序进行。由于只分高、低电平，抗干扰力强，精度和保密性佳。广泛应用于计算机、数字控制、通信、自动化和仪表等方面。 最基本的有与电路 或电路 和非电路。简单的逻辑电路通常是由门电路构成，也可以用三极管来制作，比如，一个NPN三极管的集电极和另一个NPN三极管的发射极连接，这就可以看作是一个简单的与门电路，即：当两个三极管的基极都接高电平的时候，电路导通，而只要有一个不接高电平，电路就不导通……

组合逻辑电路：

组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。组合逻辑电路可以有若个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映在输出状态的变化。组合逻辑电路没有记忆功能。

在VHDL编程设计中，程序一般分为时序逻辑（Sync_process）和组合逻辑（Async_process）两部分。时序逻辑是具有记忆功能的，在时序部分的赋值会产生寄存器以供后续逻辑使用。但是，在组合逻辑部分，应该只产生控制信号，在该控制信号的控制下，在时序部分赋值产生寄存器。如果在组合逻辑部分进行了下面类似的运算：

when st1 =>

a <= *&^&^&;

NextState <= st2;

when st2 =>

b <= *&%&*;

NextState <= st3;

when st3 =>

c <= a+b;

 

那么，在仿真中虽然能看到c确实被赋值为a+b，但是，烧板子之后，c的值仍旧为0。这是因为\在组合逻辑中，一个signal又被放在等式左边又被放在等式右边，会产生memory，但是，其实组合逻辑是无记忆性的，是不允许产生memory的，所以没有寄存器（只在时序部分clk控制下产生）生成，a和b的生命周期只有在各自被赋值的状态中有效，跳出该状态之后，该信号就被重新置0。所以，正确的做法是在组合逻辑部分发送控制信号，enable时序部分的计算与赋值。

时序逻辑电路：

时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。时序电路具有记忆功能。

同步时序电路：时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中同步时序电路是指各触发器的时钟端全部连接在一起,并接系统时钟端;只有当时钟脉冲到来时,电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化;状态表中的每个状态都是稳定的.

异步时序电路：

时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路.

同步时序逻辑设计中整个电路可看做由组合逻辑和寄存器相间隔而成。

文章目录
A 时序逻辑电路的特点及描述方法
A.a 时序逻辑电路的特点及分类
A.b 时序逻辑电路的方程描述
A.c 时序逻辑电路的图标描述
A.c.a 状态转换表（State Table）
A.c.b 状态转换图（State Diagram）
A.c.c 时序图（Timing Diagram）

A 时序逻辑电路的特点及描述方法
A.a 时序逻辑电路的特点及分类
引例：



上面为一位全加器，CI代表低位向本位的进位；CO代表本位向高位的进位。S为本位和，ai和bi为本位的加数和被加数。

下面为上边沿D触发器,存储D。把Ci作为输入，反馈Q给全加器CI。

两者结合实现串行加法器。


结构特点

一般由组合逻辑电路和存储电路两部分构成，其 中存储电路必不可少，且大都为触发器组，用以 实现“记忆”功能；

存储电路的输出必须反馈到逻辑电路的输入 端，并与输入信号一起决定组合逻辑电路下一状 态的输出。

功能特点

任一时刻的输出不仅取决于当时的输入信 号，而且还取决于电路原来的状态，即与以前的 输入和输出也有关系；

时序电路具有“记忆”功能。
时序电路与组合逻辑电路的对比



时序逻辑电路的分类


A.b 时序逻辑电路的方程描述

结合时序逻辑电路的 结构框图，令:



则它们之间的逻辑关系可描述为：



输出方程、驱动方程：输入为外部输入信号与存储电路输入信号

状态方程：输入为原态和驱动
用向量形式表达为：



一个时序逻辑电路可以用这三个方程清楚的 描述出来。此三大方程为分析和设计时序逻辑电路的关键。
时序逻辑电路的方程描述示例








注：三大方程与时序逻辑电路图可以相互转化。
A.c 时序逻辑电路的图标描述
描述时序电路逻辑功能的方法有——



三大方程与三大图表之间可以相互转换。
A.c.a 状态转换表（State Table）
若将任何一组输入变量及电路初态的取值代 入状态方程和输出方程，即可算出电路的次态和 现态下的输出值，以得到的次态作为新的初态， 和这时的输入变量取值一起再代入状态方程和输 出方程进行计算，又得到一组新的次态和输出值。 如此继续下去，把全部的计算结果列成真值表的 形式，就得到了状态转换表。



循环进行。
A.c.b 状态转换图（State Diagram）
一幅图抵得过千言万语。

为了以更加形象的方式直观的显示出时序电路 的逻辑功能，可以进一步把状态转换表的内容表 示成状态转换图的形式。将状态转换表表示成转 换图时，是以小圆圈表示电路的各个状态，圆圈 中填入存储单元的状态值，圆圈之间用箭头表示 状态转换的方向，在箭头旁注明状态转换前的输 入变量取值和输出值，输入和输出用斜线分开， 斜线上方写输入值，下方写输出值。



圆圈是两个触发器的四种储备状态
图中蓝色为减计数；红色为加计数。
A.c.c 时序图（Timing Diagram）
为便于用实验或仿真的方法检查时序电路的逻 辑功能，还可以将状态转换表的内容画成时间波形 的形式。在时钟脉冲序列作用下，电路状态、输出 状态随时间变化的波形图叫做时序图。

特别注意：画时序图时，应在CP触发沿到来时 更新所有的状态，即画完各Qi的状态后，输出（非 Qi的情况）的时序图应按组合逻辑处理。



A为0时加计数；A为1时减计数。


先画Q1Q2再画Y