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D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。因此,D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态,即"0"和"1",在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种,前者在CP(时钟脉冲)=1时即可触发,后者多在CP的前沿(正跳变0→1)触发。D触发器的次态取决于触发前D端的状态,即次态=D。因此,它具有置0、置1两种功能。对于边沿D触发器,由于在CP=1期间电路具有维持阻塞作用,所以在CP=1期间,D端的数据状态变化,不会影响触发器的输出状态。D触发器应用很广,可用做数字信号的寄存,移位寄存,分频和波形发生器等等。 展开全文
D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。因此,D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态,即"0"和"1",在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种,前者在CP(时钟脉冲)=1时即可触发,后者多在CP的前沿(正跳变0→1)触发。D触发器的次态取决于触发前D端的状态,即次态=D。因此,它具有置0、置1两种功能。对于边沿D触发器,由于在CP=1期间电路具有维持阻塞作用,所以在CP=1期间,D端的数据状态变化,不会影响触发器的输出状态。D触发器应用很广,可用做数字信号的寄存,移位寄存,分频和波形发生器等等。
信息
相关学科
数字电路、电工技术
触发方式
电平触发和边沿触发
状态构成
"0"和"1"
中文名
D触发器
设计语言
VHDL语言、Verilog语言
外文名
data flip-flop或delayflip-flop
D触发器结构
D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成,但第一个D触发器的CP需要用非门反向。
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  • D触发器

    万次阅读 多人点赞 2018-09-23 20:26:34
    D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,触发器具有两个稳定状态,即"0"和"1",在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。在这里讲解边沿触发...

    D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,触发器具有两个稳定状态,即"0"和"1",在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。在这里讲解边沿触发的D触发器,D触发器在时钟脉冲CP的前沿(正跳变0→1)发生翻转,触发器的次态(下一个状态)取决于CP的脉冲上升沿到来之前D端的状态,即次态Q=D。因此,它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用(即触发器的输出不变),所以在CP=1期间,D端的数据状态变化,不会影响触发器的输出状态,故边沿D触发器受干扰的可能性就降低了。
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  • D 触发器

    2010-11-21 06:05:09
    D 触发器 [img]http://dl.iteye.com/upload/attachment/352382/2004545e-c0d6-32fb-9273-b065ad1840f5.jpg[/img]
    D 触发器
    [img]http://dl.iteye.com/upload/attachment/352382/2004545e-c0d6-32fb-9273-b065ad1840f5.jpg[/img]
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  • 基于Multisim14,绘制的JK触发器及D触发器构成计数型触发器仿真.
  • 触发器_D触发器示例

    2021-01-05 04:39:13
    一:最简D触发器D为信号 输入端,clk为时钟控制端,Q为信号输出端。这种触发器的逻辑功能是:不论触发器原来的状态如何,输入端的数据D(无论D=0,还是D=1)都将在时钟clk的上升沿被送入触发器,使得Q=D。其特征方程...

    一:最简D触发器

    D为信号 输入端,clk为时钟控制端,Q为信号输出端。这种触发器的逻辑功能是:不论触发器原来的状态如何,输入端的数据D(无论D=0,还是D=1)都将在时钟clk的上升沿被送入触发器,使得Q=D。其特征方程可描述为Qn+1=Dn。

    0fd7a301a694891891ba34482d7c80f3.png

    4cae068666cb89ccc53f7c498d8aad74.png
    D触发器的真值表

    dc6cfdde90b32f10e54321d3772328b5.png

    二:带复位端的D触发器

    在D触发器的实际使用过程中,有时候需要一个复位端(也称清零端)

    8449600d69f5db41cfa2ef47e1db320a.png

    电路上电时,电路的逻辑处于不定状态,复位脉冲的到来将电路初始化为Q=0的状态。随后,在时钟的控制下输出端D的数据在每个时钟上升沿被置到输出端Q。

    (1)同步清零代码

    89b36f7bb9a353e0144c6f963a118369.png

    (2)异步清零代码

    3c1098d3900eb8cf2814f2da849e2c62.png

    同步清零和异步清零触发器的电路代码只是在always后的敏感向量表上有所不同。对于同步清零,并不是清零信号一变化电路马上就会被置0,清零信号有效后需等待时钟的有效边沿到来后电路才会有动作,因此不应把清零信号写入敏感向量表中。而异步清零时,只要清零信号有效,电路就会马上更新,输出置0,因此对于异步电路,清零信号有必要写入敏感向量表中。

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  • 数字电子技术和模拟电子技术中的 时序电路触发器 基本RS触发器 同步RS触发器 主从RS触发器 JK触发器 主从D触发器 总结

    本文原创首发CSDN,链接 https://blog.csdn.net/qq_41464123/article/details/90084796 ,作者博客https://blog.csdn.net/qq_41464123 ,转载请带上本段文字,尤其是脚本之家、码神岛等平台,谢谢配合。


    《电子技术》之数电部分  即将结束

    今天花了一个晚上总结归纳了时序逻辑电路的相关知识

    特意写个总结,以便之后需要时能够及时巩固。

     

    使用教材:《电子技术》第三版 高有华

    一:基本RS触发器

    PS:我的目标是记住各个触发器的真值表,学会各个触发器的波形画法,下同。

    以上是基本RS触发器的电路结构和逻辑结构,了解一下即可。

    重点:真值表:

    波形在例题9-1,总体来说就是只要R或者S其中一个变了,那么输出Q可能会发生转换,所以要重新判断,其余情况保持即可。


    二:同步RS触发器

    真值表:

    总体来说 都是0就不变,都是1就不确定,不然看S,S是1,输出就是1,反之就是0

    波形:


     三:主从RS触发器

    真值表:

    CP=1 保持

    CP=0

    R

    S

    Q

    0

    0

    不变

    0

    1

    1

    1

    0

    0

    1

    1

    不定

    波形见例题9-4


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    四:JK触发器

    真值表:


     五:D触发器

    真值表:

     

    波形见例题9-6


    作业是我用钢笔做的,书写墨汁方面比较尴尬。

    先是目录,作业是红色打勾部分:

    另外作业不一定完全正确,如有不足之处,欢迎指出!

    展开全文
  • D触发器转换为JK触发器

    千次阅读 2019-12-20 10:23:05
    比较D触发器状态特性方程 Q*=D与JK触发器状态特性方程 Q*=JQ'+K'Q, 要想使D触发器实现JK触发器的功能, 则须使D=JQ'+K'Q.
  • verilog、D触发器

    2018-12-07 11:16:35
    明德扬的视频,相信讲解了D触发器在FPGA的作用。了解了D触发器就能很轻松的了解FPGA
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    千次阅读 2018-03-25 13:13:16
    1,D触发器,安装一个控制器(比喻为仓库管理员),只有当仓库管理员打开门时,D(data)才能进去。2,D上升沿触发器,将D触发器串联,只有当仓库管理员打开门的一瞬间,D才能进去。3,T触发器,将D上升沿触发器的下Q...
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    2020-07-21 00:59:10
    今天学习D触发器Verilog描述,大家快来看看吧。
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    2021-02-03 17:34:41
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    2021-02-03 16:14:04
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    d触发器时序图怎么画 D触发器就是把信号延迟一个时钟周期,T触发器是翻转触发器。 D触发器(data flip-flop或delay flip-flop。)该触发器由6个与非门组成,其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时...
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    2020-10-18 14:45:54
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    2014-06-17 23:38:27
    TSPC原理的D触发器0.35μm工艺版图设
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