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  • IP核

    2021-03-11 14:07:40
    IP核 ip核是指用于ASIC或者FPGA的逻辑块或数据块。在数字电路中将常用的但是比较复杂的功能块,如FIR滤波/PCI接口等等设计成可修改的模块,让其他用户可以直接调用,避免重复工作; IP核分为三类:硬核,固核和软...

    IP核

    ip核是指用于ASIC或者FPGA的逻辑块或数据块。在数字电路中将常用的但是比较复杂的功能块,如FIR滤波/PCI接口等等设计成可修改的模块,让其他用户可以直接调用,避免重复工作;

    IP核分为三类:硬核,固核和软核

    硬核基于某种半导体工艺的物理设计,已经固定的拓扑布局和具体工艺,并且已经经过验证,可保证性能,可以即插即用;

    固核:介于硬核和软核之间除了完成硬IP核所有的设计外,还完成了门电路级综合和时序仿真等设计环节,一般以门电路级网表形式提交用户使用

    软核用某种HDL文本提交用户,已经经过行为级设计优化和验证功能,但其中不含有任何具体的物理信息。用户可以综合处正确的门电路级网表,并进行后续设计,具有很大灵活性。

     

    参考文档:https://www.cogobuy.com/wiki-3064.shtml

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  • ip核

    千次阅读 2012-03-07 22:54:42
    >> ip核之概念和分类 IP(Intellectual Property)内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为(behavior)、结构(structure)和...
    >> ip核之概念和分类

    IP(Intellectual Property)内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为(behavior)、结构(structure)和物理(physical)3级不同程度的设计,对应有主要描述功能行为的“软IP内核(soft IP core)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路(器件或部件)的毛坯、半成品和成品的设计技术。

     IP (Intellectual Property)就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于 ASIC、ASSP和PLD等当中,并且是预先设计好的电路模块。IP核模块有行为(Behavior)、结构(Structure)和物理 (Physical)三级不同程度的设计,对应描述功能行为的不同分为三类,即软核(Soft IP Core)、完成结构描述的固核 (Firm IP Core)和基于物理描述并经过工艺验证的硬核(Hard IP Core)。

    什么是软核?
            IP软核通常是用 HDL文本形式提交给用户,它经过RTL级设计优化和功能验证,但其中不含有任何具体的物理信息。据此,用户可以综合出正确的门电路级设计网表,并可以进 行后续的结构设计,具有很大的灵活性,借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体,根据各种不同半导体工艺,设计成具有不同性能的器 件。软IP内核也称为虚拟组件(VC-Virtual Component)。

    什么是硬核?
            IP硬核是基于半导体工艺的物理设计,已有固定的拓扑布局和具体工艺,并已经过工艺验证,具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件,是可以拿来就用的全套技术。 

    什么是固核?
            IP固核的设计程度则是介于软核和硬核之间,除了完成软核所有的设计外,还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。

    用更加便于理解的话来来说如下:

          软核是用VHDL等硬件描述语言描述的功能块,但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形势出现,应用开发过程与普通的HDL设计也十分相似,只是所需的开发硬软件环境比较昂贵。软IP的设计周期短,设计投入少。由于不涉及物理实现,为后续设计留有很大的发挥空间,增大了IP的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计,从而需要一定程度的软IP修正,在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供,尽管源代码可以采用加密方法,但其知识产权保护问题不容忽视。

      硬核提供设计阶段最终阶段产品:掩模。以经过完全的布局布线的网表形式提供,这种硬核既具有可预见性,同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化。尽管硬核由于缺乏灵活性而可移植性差,但由于无须提供寄存器转移级(RTL)文件,因而更易于实现IP保护。

      固核则是软核和硬核的折衷。大多数应用于FPGA的IP内核均为软核,软核有助于用户调节参数并增强可复用性。软核通常以加密形式提供,这样实际的 RTL对用户是不可见的,但布局和布线灵活。在这些加密的软核中,如果对内核进行了参数化,那么用户就可通过头文件或图形用户接口(GUI)方便地对参数进行操作。对于那些对时序要求严格的内核(如PCI接口内核),可预布线特定信号或分配特定的布线资源,以满足时序要求。这些内核可归类为固核,由于内核是预先设计的代码模块,因此这有可能影响包含该内核的整体设计。由于内核的建立(setup)、保持时间和握手信号都可能是固定的,因此其它电路的设计时都必须考虑与该内核进行正确地接口。如果内核具有固定布局或部分固定的布局,那么这还将影响其它电路的布局。

     

          软IP内核通常是用某种HDL(硬件描述语言HDL(Hardware Description Language))文本提交用户,它已经过行为级设计优化和功能验证,但其中不含有任何具体的物理信息。据此,用户可以综合出正确的门电路级网表,并可以进行后续结构设计,具有最大的灵活性,可以很容易地借助于EDA综合工具与其他外部逻辑电路结合成一体,根据各种不同的半导体工艺,设计成具有不同性能的器件。可以商品化的软IP内核一般电路结构总门数都在5000门以上。但是,如果后续设计不当,有可能导致整个结果失败。软IP内核又称作虚拟器件。

     

    >> arm是硬核还是软核
          半导体知识产权(IP)授权这种新兴的商业模式近两年吸引了越来越多公司的参与。最早进入市场ARM、MIPS在挖到第一桶黄金之后,IBM、Tensilica、AMD也纷纷走上IP授权之路。IBM公司已经将其在业内影响非常大、但一直专用的Power PC系列微处理器架构开放;强调可配置性的Tensilica其市场宣传力度也是有增无减;而全球两大x86 CPU芯片供应商之一的AMD也一改过去只卖芯片的业务模式,将其一款用于嵌入式应用的CPU 核拿出来进行IP授权。

      市场的需求、更快的上市时间的压力、设计复杂度的日益提升,以及产业越来越细化的分工,共同促进了IP产业的快速发展。市场调研公司Semico Research指出,IP是刺激半导体产业增长的下一个“杀手应用”催化剂。该公司预测,半导体IP市场2009年将超过41亿美元,复合年增长率为23.2%。

      在IP授权市场上,到目前为止最值得提及的应该还是最早的进入者ARM,除了其产品本身的优点以外,ARM构建了一个强大的生态系统。据介绍,目前ARM 共有600多家合作伙伴,这其中包括系统和物理IP提供商、工具提供商,以及操作系统和应用软件 
     
    提供商。尽管ARM不断有新产品推出,但在ARM的所有产品中,ARM 7仍然是主流,ARM中国总裁谭军博士介绍,2004年授权的13亿个ARM芯片中,大约有四分之三是ARM 7。他表示:“我们估计,2005年这个数字约是16亿,而到2010年,这个数字有望达到45亿。我们希望ARM的增长速度能保持在半导体行业增长速度的两倍。”

      面对中国市场,一些IP提供商已经在逐渐开放其软核,而ARM还是主推硬核,对于这一点,谭军解释:“我们认为,在中国市场80%以上的客户不需要软核。首先,用软核进行开发,面市时间(time-to-market)通常是12个月,而硬核仅需要3个月;此外,在客户把软核做成硬核的过程中,同时还要保证性能和硬核一样好。对于这一点,只有那些具有完善的流程和人力保证的公司才可以做到;而且软核的授权费用比硬核高,因为硬核相对来说是通用的,其支持和维护的费用由多家公司平摊,而软核因为用户少,因而每个公司需要负担的费用相对较高。”

      而对于目前市场上的可配置IP核,谭军认为,由于采用可配置IP的系统,需要自己写软件,这对客户的要求很高。而由于ARM核的不可配置性,不用担心软件的兼容性问题。目前, Windows Mobile、Palm、Symbian等主流的操作系统都支持ARM核。

      ARM始终关注那些消费产品相关的应用,如数字家庭、手机和汽车电子,这些应用也最能体现ARM核低功耗的优势。谭军介绍:“目前国内已经有20多家公司从ARM 获得授权,分别用于多媒体手机、数字电视、PMP等消费电子产品的设计。”在ARM中国2005技术研讨会上,谭军向与会听众展示了国内一家本土厂商采用ARM 9完全自主设计的多媒体手机,该手机具有卡拉OK、看电影、摄像等众多功能。
          唉,复杂,搞不明白。
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  • 51单片机IP核 IP核

    2009-06-05 15:20:06
    51单片机IP核 IP核 含一应用
  • 关于vivado中自定义IP核的设计还有调用系统IP核,内部的管教约束代码已经给了,很完整的一篇文档
  • vivado的IP核

    2019-01-25 17:10:14
    vivado的ip核,这个是74ls00,其余ip核在资源里更新。
  • 本文介绍了 xilinx 的 DDS IP核的例化方法,并说明每个参数的含义,将IP核配置为产生一个简单的余弦波形。例化 IP 核时使用 ISE14.7 的 Core Generator 进行例化,工程开发采用 VIVADO2017.4 ,通过使用 Core ...
    d337994737467cd2e88c698c3911869a.gif本文介绍了 xilinx 的 DDS IP核的例化方法,并说明每个参数的含义,将IP核配置为产生一个简单的余弦波形。例化 IP 核时使用 ISE14.7 的 Core Generator 进行例化,工程开发采用 VIVADO2017.4 ,通过使用 Core Generator 生成的 DDS IP 核的网表文件,来例化 DDS 模块。

    1. 打开 Core Generator(安装 ISE14.7 后自带的工具),新建工程。

    b194bcb9c893358a5c23a9606a44fa0a.png

    2. 选择如下 FPGA 型号和对应的源文件格式(Verilog)。

    d88efb5f60889daa0abfce6a17a516af.png

    4584d11c94569576c2ffdf105a4c3bac.png

    3. Configuration Options选项选择“SIN COS LUT only”。

    71a61bdcf226d433681480d739303c64.png

    4. Output Selection 选项选择“Cosine”。

    bd2c5b3cd367bb3f0f71370cf6008a41.png

    5. Has Phase Out 选项不勾选,点击 Generate。到这一步我们的 DDS IP核已经生成完毕。

    34c11872204423388e68e48335e59ab0.png

    6. 接下来打开 VIVADO2017.4,新建工程,FPGA信号同样选择 XC7K325TFFG900-2,并将上一步的 DDS IP 核对应的 .v 和 .ngc文件添加进来。

    cf2ee1f25513b07776247e1f4fa2344d.png

    7. 接下来我们做一个顶层文件来调用 DDS 模块。通过将相位信息给入到 DDS 模块,输出对应相位值的余弦值。通过不断地改变相位值 phase_in, 便输出了一个余弦波形。

    `timescale 1ns / 1psmodule dds_gen(    input    clk ,    input    rst);reg   [15:0]     phase_in    ;wire  [15 : 0]   cosine      ; dds_compiler_v4_0 dds_inst(    .clk        ( clk ),    .phase_in   ( phase_in ),    .cosine     ( cosine )    );always @(posedge clk or posedge rst)if(rst)    phase_in    <=  16'h0000;else    phase_in    <=  phase_in+'d32;endmodule

    8. 我们再做一个仿真激励模块。

    `timescale 1ns / 1psmodule dds_gen_tb;    reg           clk;    reg           rst;       initial begin    clk =   1'b1;    rst =   1'b1;    #201    rst =   1'b0;    #100000;    $stop;   end      always #5 clk = ~clk;    dds_gen DUT(        .clk     (clk),        .rst     (rst)    );endmodule

    9. 我们看一下 VIVADO 自带仿真工具仿真后的波形,将 DDS 模块的 phase_in,cosine 添加到观测信号。并设置cosine 的信号的数值类型为无符号数,波形设置为模拟波形。

    8ed3e5916f12a0b835b5f96ae4590355.png

    至此,我们已经实现了一个正弦波信号的输出,通过调用 DDS IP核的方法,可以满足我们的需求。

    3e0cf923b9e08c3e9aa39cd049279b90.png

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  • Digilent HDMI ip核

    2019-02-24 14:54:28
    Digilent官方的HDMI IP核 rgb2dvi PWM等等,HDMI的IP核经过程序验证没问题。
  • DDR3 控制器 IP 核2.DDR3 IP核配置点击 Flow Navigator 面板下的“Project Manager -->IP Catalog”。 在“Memories & Storage Elements -->Memory Interface Generators”分类展开后,可以看到名为...

    6197eb19306d970b782cdd3710c10dde.png

    DDR3 控制器 IP 核

    2.DDR3 IP核配置

    点击 Flow Navigator 面板下的“Project Manager -->IP Catalog”。

    3aa669fd85349fe51a3817b602f91ff6.png

    在“Memories & Storage Elements --> Memory Interface Generators”

    分类展开后,可以看到名为“Memory Interface Generator (MIG 7 Series)”的 IP 核,通过这个 IP 核,我们可以配置一个 DDR3 控制器用于衔接 FPGA 逻辑与外部 DDR3 存储器。点击后将弹出相应的配置页面。

    2f4c2cc6782c72636bb56da841adb32b.png

    首先会弹出的 Memory Interface Generator 介绍页面,它默认的器件

    家族(FPGA Family)、器件型号(FPGA Part)、速度等级(Speed Grade)、综合工具(SynthesisTool)和设计输入语言(Design Entry)都和我们创建工程时保持一致。点击 Next 到下一个配置页面。

    b01f874a7a4c61928c379751fa2f9556.png

    Memory Interface Generator 介绍页面

    MIG Output Options 页面中,勾选“Create Design”,默认名称

    (Component Name)为“mig_7series_0”,选择控制器数量(Number of Controllers)为1。点击 Next 到下一个配置页面。

    0f1fc86fe5ac85dece066c94a53ff63d.png

    MIG Output Options 页面

    Pin Compatible FPGAs 页面可用于选择和当前所设定的唯一器件型号

    做引脚兼容的其它 FPGA 型号。对于某些可能升级器件型号的应用而言,这个功能是很实用的。点击 Next 到下一个配置页面。

    fe3b91565677405742a628791b60e546.png

    Pin Compatible FPGAs 页面

    Memory Selection 页面选择“DDR3 SDRAM”。点击 Next 到下一个配

    置页面。

    0b19725ec9f443a675b2d64d2c95f8df.png

    Memory Selection 页面

    Options for Controller 0 页面 1 中设定如下重要的 DDR3 存储器信息:

    ● DDR3 存储器驱动的时钟周期(Clock Period)设置为 2500ps(即 400MHz)。

    ● DDR3 存储器型号(Memory Part)为 MT41K128M16XX-15E,这是 STAR 板载 DDR3 存

    储器的实际型号(XX 表示任何字符均可)。此处倒三角点击后有很多备选型号,若实际使用型号不在此列表中,可以点击“Create Custom Part”后设置相关 DDR3存储器的时序参数。

    ● DDR3 存储器接口电压(Memory Voltage)为 1.5V。

    ● DDR3 存储器位宽(Data Width)为 16。

    完成设置后点击 Next 到下一个配置页面。

    9b78f7ae7f67fea0cd9ccce287b4b1e1.png

    Options for Controller 0 页面 1

    Options for Controller 0 页面 2 中设定如下重要的 DDR3 存储器信

    息:

    ● 该控制器的输入时钟周期(Input Clock Period)选择 5000ps(200MHz)。

    ● 突发读类型和长度(Read Burst Type and Length)为 Sequential。

    ● 输出驱动阻抗控制(Output Drive Impedance Control)选择 R ZQ/7。

    ● 片选信号(Controller Chip Select Pin)设置为 Disable,即不连接该引脚,一

    直处于有效状态。

    ● 片上终端(On Die Termination)设置为 R ZQ/4。

    ● 存储器地址映射选择(Memory Address Mapping Selection)勾选后者。

    完成设置后点击 Next 到下一个配置页面。

    7e083ee0776cc00f31c50b6b3ce169fe.png

    Options for Controller 0 页面 2

    在 FPGA Options 配置页面中,做如下设置。

    ● 系统时钟(System Clock)选择 No Buffer。

    ● 参考时钟(Reference Clock)选择 Use System Clock。

    ● 系统复位极性(System Reset Polarity)选择 ACTIVE LOW。

    ● 存储器控制器的调试信号(Debug Signal for Memory Controller)选择OFF。

    ● IO 低功耗(IO Power Reduction)选择 ON。

    f5a329719b563627b85086562f288db0.png

    FPGA Options 配置页面

    2b0d7c9948fa476dd6c405ed031d53b1.png

    IO Planning Options 页面选择“Fixed Pin Out: Pre-existing pin

    out is known and fixed”。

    c03e8ff7fdb7d8431d0cbd86bf0762fd.png

    IO Planning Options 页面

    Pin Selection 页面对所有 DDR3 存储器相关的引脚定义引脚号(Pin

    Number)以及 IO 电平标准(IO Standard),需要和原理图连接相一致。点击read XDC/UCF,导入管脚约束文件。

    85e2b4753a8080701a07b51e93d375b0.png

    Pin Selection 页面

    df3ed7931c0d386de642f68a52dcc605.png

    配置完成后点击按钮“Validate”做语法检查。

    83afc11d7571c2df42a318a856d02b79.png

    弹出如图所示的 DRC Validation Log message 窗口,表示引脚分配通过 DRC 检

    查,点击 OK 关闭它即可。

    eb37ee0c1ba5ea2562f581d5f915b9b7.png

    此时 Next 按钮已经高亮,点击它。

    System Signals Selection 页面无需配置,默认即可,点击 Next 进

    入下一步。

    9eca885192d202e2dc5a9eb38c12eb6f.png

    System Signals Selection 页面

    Summary 页面列出前面所有相关配置信息,点击 Next 进入下一配置

    页面。

    31f68faa3a9576b180aab8d3bf9bc938.png

    Summary 页面

    Simulation Options 页面中勾选“Accept”,然后点击 Next 进入下

    一配置页面。

    57ceaf6ef26313d7ce6b2597f50f1f34.png

    Simulation Options 页面

    PCB Information 页面无需设置,直接点击 Next 进入下一配置页面。

    595b2027c6d99391cfb4c3160d28b259.png

    PCB Information 页面

    Design Notes 页面直接点击 Generate 按钮生成 IP 文件。

    3e11b760f36f81fea982b3d7787ed495.png

    Design Notes 页面

    弹出 Generate Output Products 页面,点击 Generate。

    d1091717d2a04f7eb629eebcdcc406b2.png

    Generate Output Products 页面

    在 Vivado 的 Project Manager 面板中,出现了新配置生

    成的 IP 核文件 mig_7series_0。

    1582e611ee15fea87ddc6797ad5d6df2.png

    IP 核 mig_7series_0

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