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2020-12-19 04:19:38
任务
1
触发器电路
一、实验目的
1
、掌握
D
触发器、
JK
触发器等基本触发电路的原理与设计
2
、掌握时序电路的分析与设计的方法
3
、学习
VHDL
语言中构造体的不同描述方式的异同
二、实验内容
1
、编写
VHDL
语言源程序，实现
D
触发器、
JK
触发器等基本触发电路
2
、扩展任务：设计其他如
RS
触发器，并分析它们相互转化的方法
3
、通过模拟和仿真，分析和验证各种出发器的逻辑功能及其触发方式
三、实验要求
1
、列写
D
触发器、
JK
触发器的真值表
2
、编写实现
D
触发器、
JK
触发器功能的
VHDL
语言程序
3
、利用实验装置验证程序正确性，分析触发的方式
4
、写出完整的实验报告
(
包括上述图表和程序等
)
四、实验原理说明
1
、
正边沿触发的
D
触发器的电路符号如图
2-4
所示。
从输入输出引脚而言，
它有一个数据
输
入端
d
，一个时钟输入端
clk
和一个数据输出端
q
。
D
触发器的真值表如表
2-2
所示。从表中
可以
看出：
D
触发器的输出端只有在正边沿脉冲过后，输入端
d
的数据才可以被传递到输出端
q
。
表
1D
触发器真值表
数据输入端
d
时钟输入端
clk
数据输出端
q
X
0
不变
X
1
不变
0
-
0
1
-
1
2
、带复位和置位功能的
JK
触发器电路符号如图
2-5
所示。
JK
触发器的输入端有置位输
s
复
位输入
clr
，控制输入
j
和
k
，时钟输入
clk
；输出端有数据输出
q
和反向输出
qb
。
JK
触发
器的真
值表如表
2-3
所示。
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基本RS触发器（与非门构成）如下图所示：
基本含义：
S是Set 的首字母，也就是设置端。
R 是Reset 的首字母，也就是复位端。
触发器属于时序逻辑电路，与组合逻辑电路不同，组合逻辑电路的输出状态只取决于同时刻的输入信号状态。基本RS触发器把输出信号引回到输入信号，形成一个反馈。这样使得输出信号的状态不但取决于同时刻输入信号的状态，也与输出之前的状态有关。
输出信号的状态就是（Q^(N+1) 次态） 同时刻输入信号的状态就是（S、R） 输出之前的状态就是（Q^N 现态）
R、S触发器逻辑表达式：
真值表、特征表：
1.与非门真值表：
2.基本RS触发器特征表：
把上图RS触发器包装起来就是：
红色的圈表示R、S均为输入低电平有效。
特征表含义：
第一行：
R是复位端，低电平有效，也就是当R为0时有效，当S为1（设置端无效）时，使得输出Q^(N+1)为0。
第二行：
S是设置端，低电平有效，也就是当S为0时有效，当R为1（复位端无效）时，使得输出Q^(N+1)为1。
第三行：
输入R、S都为1，也就是复位端、设置端都有效时。输出保持，为Q^N。
证明：
先假设QN=1，那么QN 非就等于0：
第一个与非门输入 1和0，根据与非门真值表可知，Q^(N+1)输出为1。
第二个与非门输入1和1，根据与非门真值表可知，Q^(N+1) 非输出为0。
Q(N+1)=QN，输出保持不变。
再假设QN=0，那么QN 非就等于1：
第一个与非门输入 1和1，根据与非门真值表可知，Q^(N+1)输出为0。
第二个与非门输入0和1，根据与非门真值表可知，Q^(N+1) 非输出为1。
Q(N+1)=QN，输出保持不变。
综合两次假设：当输入R、S都为1时，输出保持不变。
第四行：
当R、S都为0时为不稳定状态，运用触发器时要尽量避免此状态。
当R、S都输入为0时，
根据与非门的特性，两个输出端都为1。
那么为什么R、S都为0时输出不稳定？
基本RS触发器1.pdf那么为什么R、S都为0时输出不稳定？-嵌入式文档类资源-CSDN文库
https://download.csdn.net/download/zhjysx/85593546时序图分析理解：
状态1：
R、S输入均为1，输出保持不变仍然为0
状态2：
R输入为1，S输入为0，输出置1
状态3：
R、S输入均为1，输出保持不变仍然为1
状态4：
R输入为0，S输入为1，输出置0
状态5：
R输入为1，S输入为0，输出置1
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T触发器的主要功能是输出翻转控制。在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T=0时能保持状态不变，T=1.
这个T触发器实现什么功能呢？，Q输出是怎样的？Mclk时钟频率为133Mhz谢。
T触发器功能： T=0时，CLK输入，，Q保持不变 T=1时，CLK输入，，Q翻转.按上图的作用： 输入CLK信号，，，只要Q翻转为1后，，，经反相器输出0到T端，，，那么.
T触发器的特性方程Q*=TQ'+T'Q,T=0时，时钟信号到达后状态保持不变；T=1时每来一个时钟信号它的状态就发生一次翻转，具有翻转功能。在数电中常用来构成计数器。
如题，今天老师出了这么道题目……想了我一天，只能加门电路
加两个三输入端与非门就可以把rs触发器转换为t触发器。电路见下图——
数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T=0时能保持状态不变，T=1时一定翻转的电路，都称为T触发器。[
常用集成电路无触发器。可用D触发器稍加修改即可实现。D触发器选74LS74。T触发器在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，.
按逻辑功能分，触发器主要有：1、rs触发器：在时钟脉冲操作下，根据输入信号R,S取值不同，凡是具有置0，置1和保持功能的电路，都叫做RS型时钟触发器，简称为RS.
问得奇怪！T触发器是一个2分频器，你想要对什么信号分频就用什么信号触发，输出的信号就是这个触发信号的一半频率。
期待看到有用的回答！
要求回答全面，急！！！
相同是它们中间都有“触发器”。不同的是一个是jk，一个是d，一个是t。
T触发器和D触发器都是集成在其他IC一起的，没有单独的芯片。你可以用JK触发器替代，比如74LS112。
multisim 10 里没有T触发器，只能用JK触发器来代替。根据两者的状态方程可以看出来，把JK触发器的两个输入端J和K连接起来作为输入端T，那么就相当于一个T触发器.
怎么有此体会呢； T触发器的特性方程：Q * = T Q ' +T ' Q；怎么与T无关呢，再好好看看T触发器这一节；
在quartus中创建原理图文件，在原理图中空白处双击，在Name中写入7476，然后确定，把7476放入原理图中。7476为JK触发器，把JK端连在一起就是T触发器了。 或者.
jk触发器是将j、k端都接1，实现反相。d触发器是直接将~q端接到本触发器的d端，直接实现反相。原理相同，接法不同。
不知道这个对不对，尤其是在最后当CP=1的时候，T改变！Q的状态变化是否.
rs=11时，qn是x，不是确定的0。也可以当成qn=1，因为带入式1就懂了(看下电路也好)所以这里卡诺图化简时候可以带上或者不带上。如果把x当成1直接2格化简结果就.
如图，这是74193计数器的一部分内部电路图。红圈部分的T触发器左侧只有。
红圈部分的T触发器左侧只有一个引脚，该引脚是输入的是时钟信号，脉冲下降沿生效。另外输入端没有信号输入，说明输入悬空，而JK触发器输入悬空代表输入为“1”.
特征方程，实际上就是为研究相应的数学对象而引入的一些等式，它因数学对象不同. 常见特征方程 RS触发器：Q=Sd+RdQ?D触发器： Qn+1=D T触发器：Q??=TQ+TQ?.
library ieee; use ieee.std_logic_1164.all; entity ttrigger is port (t: in std_logic; q: out std_logic ); end entity; architecture beh of ttrigger is signal tmp: std_logic :='0'; begin .
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