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  • 集成电路版图学习笔记1----版图基本知识

    万次阅读 多人点赞 2018-08-29 19:05:54
    Created with Raphaël 2.1.2设 计 方 案定 义 结 构 功能设计与仿真电路设计与仿真版图设计与仿真后 仿 真 流片与芯片测试大 规 模 生 产 由上图版图设计属于后端设计部分。 所谓集成电路版图设计就是指将电路...

    集成电路设计流程:

    Created with Raphaël 2.1.2设 计 方 案定 义 结 构 功能设计与仿真电路设计与仿真版图设计与仿真后 仿 真 流片与芯片测试大 规 模 生 产

    由上图版图设计属于后端设计部分。

    集成电路版图设计就是指将电路设计电路图或电路描述语言映射到物理描述层面,从而可以将设计好的电路映射到晶圆上生产。
    版图是包含集成电路的器件类型,器件尺寸,器件之间的相对位置以及各个器件之间的连接关系等相关物理信息的图形,这些图形由位于不同绘图层上的图形构成。

    版图工程师的职责包括:芯片物理结构分析,逻辑分析,建立后端设计流程,版图布局布线,版图物理验证,联络代工厂提交生产数据。

    版图设计方法(从自动化程度划分):

    1.全自动版图设计:

    利用计算机辅助设计工具以及电路的门级网表自动生成版图的设计方法。

    全自动版图设计的步骤:

    ①准备阶段:详细了解版图库,一个完整的库包含电路仿真和综合以及版图设计使用的数据,版图设计的库主要包括:布局布线时需要使用的LEF文件TLF文件, 版图验证时需要用到的库中单元版图数据文件和版图验证命令文件。拿到电路设计人员的门级网表后,要首先检查一下网表文件的内容,是否出现各种错误;在进行自动布局布线时,需要进行时序分析和时序优化,操作前需要前端设计人员提供时序约束(Timing Constraint)文件(GCF文件)。
    ②数据输入:在自动布局布线开始阶段,首先将库文件,门级电路网表文件和时序约束文件读入自动布局布线的EDA工具中编译。
    ③布局规划:布局规划阶段根据门级网表确定芯片的形状(高度宽度之比),大小,放置输入输出单元,放置各个模块,布置电源线。
    在保证布线成功前提下尽可能缩小芯片面积。
    布置电源线时,通过简单估算芯片功耗,由功耗估算最大工作电流,再知道单位宽度金属允许流过的最大电流,就可以知道需要布的电源线的宽度,需要留一些余量。
    ④自动布局:根据电路功能,性能,以及几何要求等约束条件下,EDA工具自动将各单元放在芯片适当的位置上。建立时钟树系统是自动布局布线重要的一环。布局完成后还需要优化布局。
    ⑤布线:自动布局完成后,进行时钟树的布线和其他信号线的布线。布线是指在满足工艺规则和布线层数限制等约束条件下,根据电路逻辑关系将各个单元之间以及各单元和输入输出之间用金属连线连接起来,并尽可能保证芯片面积最小。
    ⑥时序分析以及布线后优化:时序分析正确说明布线成功,时序分析依据的条件就是时序约束条件,如果时序分析结果不满足要求需要对布线进一步优化。
    ⑦版图验证:主要包括DRC(设计规则检查)和ERC(电学规则检查)以及LVS(电路图和版图一致性检查)。
    ⑧数据输出:版图设计完成后,输出GDSⅡ文件,交付给生产厂家进行掩模版生产。

    2.半自动设计

    在计算机上利用符号进行版图输入,符号代表不同层版图信息,再通过自动转换程序将符号转换成版图。

    3.人工设计

    主要应用在模拟电路版图,版图单元库设计,全定制数字集成电路设计中。

    下面先了解一下CMOS制造流程:

    具体过程参见这里:CMOS工艺基本流程

    关于版图中的绘图层

    以CMOS工艺为例,主要分为N阱层,有源区层,多晶硅栅层,N选择层,P选择层,接触孔层,通孔层,金属层,文字标注层,焊盘层。

    可以参考这篇文章:CMOS集成电路的版图设计

    Note:
    (1)N选择层和P选择层
    MOS晶体管的有源区是通过将N型或P型杂质离子注入到选择层掩膜定义的衬底区域形成的,所以选择层定义的是覆盖有源区的区域。N选择层和有源区共同构成了扩散区(也称为N+)。
    (2)接触孔
    **有源区的接触孔用来连接第一层金属和N+或P+区域,有源区面积允许下,尽可能多打接触孔可以降低等效电阻;
    **多晶硅的接触孔用来连接第一层金属和多晶硅栅极;
    **通孔(Via)用于金属层之间连接,面积允许条件下尽可能多打通孔;
    **接触孔和通孔形状都是正方形;
    **接触孔只有一层,通孔有多层,第一层金属与第二层金属之间的通孔记为V1,以此类推。

    版图设计规则

    概念:用特定工艺制造电路时所使用的物理掩模版图需要遵循一套几何图形排列的规则,这就是版图设计规则。

    **分类:**Lambda版图设计规则 和 规整格式设计规则。

    Lambda版图设计规则:在一般版图设计工具中各网格最小单位以Lambda计,Lambda的大小一般是工艺最小尺度的一半,也就是说大部分的尺寸都按照Lambda的整数倍来计。

    规整格式设计规则:主要以微米为单位,也叫做自由格式,各尺寸之间没有必然的比例关系,可以提高每一尺寸的合理度,但也增加了设计难度。
    栅和有源区的重叠部分定义器件的尺寸,重叠之外的区域对尺寸没有影响。

    基本设计规则包括:
    线宽规则:版图中多边形的最小宽度,防止线宽太窄出现断路;
    最大(最小)尺寸限制:多边形的宽度或长度不能太大也不能太小,一般针对接触孔和通孔;
    间距规则:多边形之间的最小距离,避免两个多边形之间形成短路;
    包围规则:一层与另一层线条之间交叠并将其包围的最小尺寸,主要用于不同层之间需要进行连接,该规则可以保证有效的连接;
    交叠规则:两层之间交叠的最小尺寸;
    最小面积规则:满足以上基本要求的前提下,尽量保证版图面积最小。

    这里写图片描述

    器件的两个关键尺寸就是如图的栅极的长度L和宽度W。

    关键参数:
    最小宽度(minWidth):封闭几何图形内边之间的距离
    这里写图片描述
    最小间距(minSep):几何图形外边界之间的距离
    这里写图片描述
    最小交叠(minOverlap),分为两种:一几何图形内边界到另一图形外边界的距离(overlap);以几何图形内边界到另一图形内边界的距离(extension)。
    这里写图片描述

    版图验证:

    设计规则检查(DRC):根据上述设计规则进行检查;
    电学规则检查(ERC):天线规则检查,非法器件检查,节点开路,节点短路,孤立接触孔;
    版图寄生参数提取(LPE):从版图中提取到器件的参数,器件之间连接关系还有寄生电阻与电容,产生一个网表文件,从而可以恢复出电路图,和原电路图比较,查找错误。工具:Mentor公司的xCalibre
    电路图与版图一致性检查(LVS):通过EDA工具分别从电路图和版图中提取出网表文件,然后对两者进行比较,常用工具就是Mentor公司的Calibre LVS工具。

    CMOS晶体管的版图

    这里写图片描述

    有源区外是一层反向扩散区,对于N阱CMOS工艺,衬底是P型低掺杂,PMOS管做在N阱内,此时PMOS有源区外再加一层P Selector层。

    **NMOS俯视图

    这里写图片描述

    **PMOS俯视图

    这里写图片描述

    **多指结构MOS晶体管版图设计

    导电沟道宽度过大,会使栅极电阻较大,一般可以通过拆分将一个晶体管变成多个晶体管的形式,而且拆分后的晶体管栅极电阻大大减小,如果均分成n个小晶体管,n个晶体管并联后形成的晶体管栅极电阻将是之前一个晶体管的1/n2.
    这里写图片描述
    这里写图片描述
    对于上述拆分,观察版图可以知道,将偶数位的晶体管的源极和漏极调换(mos管源极和漏极是相同的),相邻晶体管的源漏可以共享,从而减少版图面积。
    拆分之后晶体管的尺寸主要由三个参数:w(拆分后小晶体管的宽度),晶体管长度L,拆分数目N决定。对于拆分成6个小晶体管的6指晶体管来说,w如果是0.48um,相当于大晶体管的W是2.88um。

    **串联晶体管的版图设计

    对晶体管之间的串联,相邻晶体管的源漏可以共享,而且如果电路图中没有与其他器件相邻的话,共享区域的接触孔也可以省略,从而减小版图面积。
    晶体管串联

    共享源漏极
    共享接触孔

    **并联晶体管的版图设计

    并联关系的晶体管分为两种:
    @两个管子只有一个端连在一起:
    这里写图片描述
    @两个管子两端都连在一起:
    这里写图片描述

    **器件布局对电路影响

    器件放置的位置和方向对电路性能有很大影响。
    对于两个要求相互匹配的器件一般要放在一起,以减少周围电路的环境对二者的差异影响;
    器件摆放方向的影响源自于工艺处理中的各向异性。器件晶体管的宽长比对电路性能影响较大,而晶体管的宽长比受影响于多晶硅栅的长和宽,多晶硅栅通过刻蚀得到,刻蚀一般是各向异性,器件摆放方向不同刻蚀后得到的多晶硅栅的长和宽会不同,导致不匹配。

    ** 器件本身设计对电路性能影响

    对要求匹配的器件,进行布局时一般把这些器件围绕一个中心进行放置,称为共心布局,如下图:
    这里写图片描述

    如果要求匹配的器件只有两个,可以采用四方交叉方法,就是将一个晶体管一分为二,再通过共心点的对角线放置,如下图:
    这里写图片描述

    也可以采用简单四方交叉,拆分后的晶体管按照A-B-B-A放置,如下图:
    这里写图片描述

    但是考虑到匹配问题,中间的两个晶体管与上下的两个晶体管所处的环境是不一样的,工艺处理带来的偏差也会不一样,A和B将会不匹配,此时,可以考虑在上下再各放置一个虚设器件,该器件对电路逻辑功能无影响,主要用于提高AB器件的匹配性。

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  • 版图设计心得

    2020-07-22 19:01:05
    版图设计的概念 版图设计的目的是把设计好的电路的原理图变成可以生产在硅片上的实际电路。最后经过版图提取形成gds文件格式,并发给制造商生产制造。 图层 在画版图时会用到各种各样的图层,需要对集成电路的...

    过去的一周,经过没日没夜的layout,感觉自己确实成为了一名已经入门的layout machine。在这里总结一下layout的心得

    版图设计的概念

    版图设计的目的是把设计好的电路的原理图变成可以生产在硅片上的实际电路。最后经过版图提取形成gds文件格式,并发给制造商生产制造。

    图层

    在画版图时会用到各种各样的图层,需要对集成电路的制造工艺有一定的了解。

    NWELL:N型衬底,PMOS应该设计在NWELL上

    DIFFUSI:扩散区,和NSD组合形成高浓度n+的有源区,和PSD组合形成高浓度p+的有源区。扩散区之外的部分被SiO2覆盖(场氧区),起到绝缘保护的作用。

    PSD:和DIFFUSI组合形成高浓度p+的有源区

    NSD:和DIFFUSI组合形成高浓度n+的有源区

    GATE:栅极多晶,PMOS和NMOS的栅极

    CONTACT:用于连接有源区和METAL1、GATE和METAL1

    METAL1:一层金属,向下通过CONTACT连接有源区和GATE,向上通过VIA1连接METAL2。实际设计过程中,METAL1主要用于例如反相器等基础器件的底层连线,故其走线基本没有限制,只要满足设计规则即可

    VIA1:用于连接METAL1和METAL2

    METAL2:二层金属,一般固定方向走线(横或竖)

    VIA2:用于连接METAL2和METAL3

    METAL3:三层金属,一般固定方向走线(和二层金属方向相反)

    VIA3:用于连接METAL3和METAL4

    METAL4:四层金属,一般固定方向走线(和三层金属方向相反)

    TOP_VIA:用于连接METAL4和TOP_WIR

    TOP_WIR:顶层金属

    以上是常用的图层,当然还有一些其他的如产生电阻、电容的图层还没有介绍,以后如果能接触到再更新。此外,注意不同工艺厂商往往会有不同的工艺要求,和教科书上不一定完全一致,例如我们项目中用到的双阱工艺里面还要加入DEEP NWELL图层,总之还是要根据工艺规则来设计。

    版图验证

    版图验证主要包括DRC(Design Rule Check, 设计规则检查)和LVS(Layout Versus Schematic,版图原理图对应检查)

    DRC:跑DRC之前要有工艺厂商的规则文件,根据此规则文件来检查版图设计的尺寸错误,其中错误主要包括最小尺寸、最小间距、最小面积等。刚开始上手的时候很麻烦,做一个Inverter的版图都有上百个错误,但是熟悉了之后就会好很多,Calibre中的DRC很方便直接把错误的地方高亮显示,直接根据报错调整即可。但很多时候因为一个小规则的错误往往会需要更改整个电路,所以建议DRC一边设计一边跑,别等最后电路全画完了再跑。

    LVS:LVS是用来验证原理图和版图是否实现了一一对应。当电路设计好了,DRC也过了,就可以打标签Label,然后准备跑LVS。首先需要把原理图文件提取出一个netlist网表,然后在版图中启动Calibre的DRC,layout会自动生成一个网表,最后实际是网表和网表之间的对应。不得不说的是,如果电路规模比较大的话,LVS报错是件十分令人头疼的事,因为它报错的位置有时候不是版图中真正的错误位置,所以可能要耽误很长时间。LVS,我愿称你为玄学。

    当然验证还包括Antenna、Grid等验证,这里不详细介绍了

    总结

    版图设计不是什么复杂的技术活,反而像是体力活。对比一下当今的设计工程师和版图工程师的薪水就很清楚了。但是能在学校里有一次完整的版图设计及流片经历还是很宝贵的,很多工艺知识以及底层的结构也会理解的更清晰。

    版图设计使人头秃

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  • CMOS模拟集成电路版图设计课程

    千次阅读 2019-03-18 22:20:48
    CMOS模拟集成电路版图设计课程,将于近期(已提交审核,预计1~2天审核成功)在网易云课堂上线 课程名称:CMOS模拟集成电路版图设计 课程简介:本课程主要讲解了CMOS模拟集成电路版图设计的全流程,由多年实战经验、...

    CMOS模拟集成电路版图设计课程,将于近期(已提交审核,预计1~2天审核成功)在网易云课堂上线

    课程名称:CMOS模拟集成电路版图设计

    课程简介:本课程主要讲解了CMOS模拟集成电路版图设计的全流程,由多年实战经验、流片经验的一线工程师、博士编写,录制,该课程特点是实战性强,成系统。

    讲师简介:陈博士,副教授,在 高性能模拟/混合信号集成电路设计(可编程增益放大器、自动增益控制环路、高性能模数/数模转换器等,低功耗、高精度、低噪声传感器接口及信号处理电路设计,高可靠加固标准单元库设计)领域有多年深耕经验,具有雄厚的理论基础和实战经验,累计发表论文49篇,出版论著及译著8部。

    请及时关注:微信公众号 集成电路设计那些事儿
    知乎频道(用户) 集成电路设计那些事儿
    CSDN 集成电路设计那些事儿

    视频介绍链接:

    https://www.bilibili.com/video/av46618774

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    B站视频链接地址:
    https://www.bilibili.com/video/av46618774

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    该课程大纲如下:
    已更新第一讲。
    每周日更新一讲,每讲大约40分钟。
    欢迎持续关注,跟着学习,您将掌握完整的、系统的、实战的模拟电路版图设计的能力!

    在这里插入图片描述在这里插入图片描述在这里插入图片描述在这里插入图片描述在这里插入图片描述

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  • cadence版图设计步骤(包括drc和lvs)

    万次阅读 多人点赞 2019-04-15 09:55:21
    书本:集成电路版图设计(第二版)(主编:陆学斌) 前面配置的步骤不讲。ic616版本 在这里感谢班里的黄大佬和柯大佬指点。下面的操作可以同时参考书本完成。 第一步:建立电路图(书本P82 - P90) 首先在name_...

    书本:集成电路版图设计(第二版)(主编:陆学斌)

    前面配置的步骤不讲。ic616版本

    在这里感谢班里的黄大佬和柯大佬指点。下面的操作可以同时参考书本完成。

    第一步:建立电路图(书本P82 - P90)

    首先在name_project启动终端,输入virt启动cadence。

    然后点击file-New-library

     

    然后建立库,这里取名mydesign

     

    然后点击Tools-library manager

     

    然后单击mydesign,点击file-new-cell view

     

    然后创建电路图,这里取名inverter

     

     

    然后进入画电路界面。画电路按O可以放置元器件。

    这里需要注意,书本用的是analoglib的nmos4和pmos4。右侧的Width和Length可以改长宽比。

     

    水平翻转和镜像翻转在下图位置。

     

    Pin在下图位置。

     

    这里设置好pin的输入输出配置。

     

    然后画好电路图。点击w可以连线。vss和vdd都在analoglib里找。例子如下。记得保存。

     

     

    第二步:画版图。书本P105 - P108

    在candence界面创建技术库(创建一次就行,下次还可以使用该技术库),点击file - new - library,这里取名ICTech。

     

    然后选如下的文件。该文件用书本P105的技术文件,不用老师给的。扫二维码下载。

    书本地址:https://pan.baidu.com/s/1ulL79hsZDVaUffZGjqWLLw

     

    然后在candence界面点击Tools-Technology file manager

     

    点击attach,选中选好两个库相连接。

     

    然后点击Tools-library manager,单击mydesign,点击new-cell view,创建layout层,具体如下图。

     

    点击ok会提示如下。直接点击yes就行。

     

    然后开始画版图。

    画版图参考书本P109的反相器,扫二维码研究。下面给一些提示。

    有时候点进去会显示红色框框没有孔,这时点击shift+f即可。具体情况如下。

    点击L时可以选下面的Select layer 来选到相应的层。

    版图的W/L与电路图的必须一致。可以按k用尺子量一下。

    画好的例子如下(之前的实验品),记得保存。

     

    第三步:DRC书本P116 - P121

    在candence界面点file - export - stream

     

    选好library cell layout 以及output directory(这里要在mydesign文件夹里创建drc文件夹),具体的操作如下。

     

    然后点击translate。

     

    这时候会在drc文件夹里生成gds文件。

    然后在drc文件夹里放置下载好的drc.rul文件(书本P116二维码)。

    书本地址:https://pan.baidu.com/s/1dijm6B-MfXcAtNTtcZjF5g

     

    双击打开drc.rul文件,这里将下图的indisk和primary改好,均改成下图所示(其实就是cell的名字)。

    然后将drc文件的inverter.gds放到lvs文件中。

     

    改好之后将终端以及cadence关闭!!!!!!!

    改好之后将终端以及cadence关闭!!!!!!!

    改好之后将终端以及cadence关闭!!!!!!!

    然后在drc文件夹里打开终端!!!!!输入virt&重新启动cadence。

    注意:是在drc文件夹里打开终端!

    如下图。

    然后输入PDRACULA

     

    这时候输入/g(空格)+你的drc.rul文件路径,这里我的mydesign修改过,改成了mydesign2,如前面是mydesign则依旧是mydesign。然后回车。输入/f。然后回车。

     

    然后输入./jxrun.com,drc就开始了,总共151级。

     

    结束后关闭终端和cadence。

    然后在name_project下重新打开终端,输入virt打开cadence。

    然后点击Tools-library manager进入到layout里面去。

    进入之后点击launch - plugins - dracula interactive 。

     

    打开后点击DRC的setup

     

    然后输入drc文件夹路径。这里我依旧是mydesign2,按之前的mydesign就行。

     

    然后就会显示drc的错误窗口了,剩下参考书本P119 - 121修改错误的版图设计。

     

    第四步:lvs 书本P121 - P127

    首先在mydesign里创建lvs文件。

     

    然后在cadence界面点击file - export - cdl

     

    然后设置如下的东西。注意的东西如下。

    Run directory为创建的lvs文件路径。

    Output cdl netlist file 生成的文件名,可以按默认的netlist,后面也是用这个。

    其他部分按下图的设置。

     

    然后下载lvs规则文件(书本P122二维码) ,将lvs.rul文件放在lvs文件夹里。

    书本地址:https://pan.baidu.com/s/1snPq32mHROh9iGEr35sxCw

    修改lvs.rul文件的东西。具体如下图所示

    indisk和primary 同样修改为cell名。这里的program-dir前面加个 ;号。

     

    然后关闭终端和cadence!!!!

    然后关闭终端和cadence!!!!

    然后关闭终端和cadence!!!!

    在mydesign的lvs文件夹里打开终端!!!!(这里我的是mydesign2)(和前面drc步骤类似)

    然后输入virt&

     

    然后输入LOGLVS

     

    然后输入cir netlist(netlist为刚才生成的文件)

     

    然后输入con interver(你的cell名)

     

    然后输入x退出。

     

    然后输入PDRACULA

     

    然后输入 /g(空格)你的lvs.rul文件路径,图下的mydesign2改为mydesign,因为我创建了mydesign2。然后/f完成。

     

    然后输入./jxrun.com,总共78级。

     

    运行成功后点击search-搜索lvs,双击打开test.lvs。

     

    如下图查看lvs是否通过。

     

    同样可以点击launch - plugins - dracula interactive 然后点lvs的setup,然后输入lvs文件路径查看lvs错误。

     

    展开全文
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  • 第4章 Cadence软件  第5章 CMOS集成电路的版图设计  第6章 版图验证  第7章 外围器件及阻容元件设计  第8章 模拟和双极集成电路的版图设计  第9章 版图设计实例

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