计数器_计数器设计 - CSDN
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计数是一种最简单基本的运算。计数器就是实现这种运算的逻辑电路,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能,计数器是由基本的计数单元和一些控制门所组成,计数单元则由一系列具有存储信息功能的各类触发器构成,这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛,如在电子计算机的控制器中对指令地址进行计数,以便顺序取出下一条指令,在运算器中作乘法、除法运算时记下加法、减法次数,又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态,一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数,常见的有3位和4位的。很显然,3位数的计数器最大可以显示到999,4位数的最大可以显示到9999。 展开全文
计数是一种最简单基本的运算。计数器就是实现这种运算的逻辑电路,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能,计数器是由基本的计数单元和一些控制门所组成,计数单元则由一系列具有存储信息功能的各类触发器构成,这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛,如在电子计算机的控制器中对指令地址进行计数,以便顺序取出下一条指令,在运算器中作乘法、除法运算时记下加法、减法次数,又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态,一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数,常见的有3位和4位的。很显然,3位数的计数器最大可以显示到999,4位数的最大可以显示到9999。
信息
指    标
计数器的位数
组    成
基本的计数单元和一些控制门
分    类
同步计数器和异步计数器
释    义
运算的逻辑电路
中文名
计数器
功    能
测量、计数和控制
计数器基本信息
狭义的计数器是指一些常用计时器,例如体育比赛中测试时间的计时器等,但本词条所要介绍的并不是这种计时器,要介绍的是应用更为广泛的时序逻辑电路中的计数器。
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  • 计数器●同步计数器:所有寄存器共享一个时钟●异步计数器(行波计数器):不断地分频 下图就是一个行波计数器的实例:example:5-bit up-by-one down-by-two counter小结:上述代码实现的就是最简单的同步计数器。...

    计数器

    ●同步计数器:所有寄存器共享一个时钟

    ●异步计数器(行波计数器):不断地分频

             下图就是一个行波计数器的实例:


    example:5-bit up-by-one down-by-two counter

    小结:上述代码实现的就是最简单的同步计数器。

    Example: 用LFSR(线性反馈移位寄存器)实现的13倍分频计数器

    ●XNOR 4bit LFSR设计:

    ●XNOR 4bit LFSR状态转移图示(16进制):

    0->2->6->e->d->b->7->c->9->3->4->a->5->8->1->0

             e开始,到0结束,即可实现13个时钟周期的计数

    ●代码:

    ●仿真结果:

    Example:用行波计数器设计16倍分频器

    ●代码:

    小结:在代码的最后有一个和时钟重新同步的过程,左边的代码写到了Div16,而右边的图只画到了Div4

    Example: 用行波计数器设计13倍分频器

    小结:使用行波计数器的好处是在电路比较简单的情况下,计数器的值还会按顺序增加(用移位寄存器的话计数器的值不是按顺序增加的),不好的地方是D触发器之间数据传输会有延迟,以至于最后还需要与时钟重新同步,如果累计延迟超过一个时钟周期就会出问题。


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  • 数电五:计数器

    千次阅读 2019-05-30 19:59:13
    同步计数器和异步计数器的区别 区别: 1、同步计数器的外部时钟端都连在一起,而异步计数器没有。 2、同步计数器在外部信号到来时触发器同时翻转,而异步计数器的触发器为串行连接。工作频率较低 3、异步计数器...

    相关概念;

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    同步计数器和异步计数器的区别

    区别:
    1、同步计数器的外部时钟端都连在一起,而异步计数器没有。
    2、同步计数器在外部信号到来时触发器同时翻转,而异步计数器的触发器为串行连接。工作频率较低
    3、异步计数器输出状态的建立,要比CP慢一个传输时间,容易存在竞争冒险

    异步计数器
    异步计数器

    同步计数器
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    同步二进制计数器——74LS161集成计数器

    (1)各引脚功能符号的意义:

    在这里插入图片描述

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    (2)74LS161功能表
    在这里插入图片描述

    D0~D3:并行数据预置输入端
    Q0~Q3:数据输出端
    ET、EP:计数控制端
    CP:时钟脉冲输入端(↑)
    C:进位端(进位输出高电平)
    RD非:置数控制端(低电平有效)
    LD非:异步清除控制端(低电平有效)

    分析:
    1、当RD非为0时,输出全0
    2、当RD非为1,LD非为0时,输入和输出相同
    3、RD非 =LD非=ET=EP=1时,为计数功能

    74LS161电路测试
    在这里插入图片描述

    十进制计数器

    同步十进制计数器——74LS192集成计数器

    ▲ 逻辑符号

    在这里插入图片描述

    ▲ 74LS192功能表

    在这里插入图片描述

    各引脚功能符号的意义:

    D0~D3:并行数据输入端 Q0~Q3:数据输出端
    CU:加法计数脉冲输入端 CD:减法计数脉冲输入端
    RD :异步置 0 端(高电平有效)
    LD非:置数控制端(低电平有效)

    C非:加法计数时,进位输出端(低电平有效)
    B非:减法计数时,借位输出端(低电平有效)

    应用电路设计

    在这里插入图片描述

    ▲ 利用74LS192实现100进制计数器

    将多个74LS192级联可以构成高位计数器。
    例如:用两个74LS192可以组成100进制计数器。

    在这里插入图片描述

    在这里插入图片描述

    应用电路设计

    在这里插入图片描述
    任意进制计数器的方法

    通常有三种:
    (1)直接选用已有的计数器。
    例如,欲构成十进制计数器,可直接选用十进制异步计数器74LS192。
    (2)用两个计数器串接
    可以构成模为两者之积的计数器。例如,用模6和模10计数器串接起来,可以构成模60计数器。
    (3)利用反馈法改变原有计数长度
    这种方法是,当计数器计数到某一数值时,由电路产生的置位脉冲或复位脉冲,加到计数器预置数控制端或各个触发器清零端,使计数器恢复到起始状态,从而达到改变计数器模的目的。

    74LS160 集成计数器(十进制同步计数器)

    ▲ 逻辑符号

    在这里插入图片描述

    74LS160的功能表

    在这里插入图片描述

    D0~D3:并行数据输入端
    Q0~Q3:数据输出端
    EP、ET:计数控制端
    C:进位输出端
    CP:时钟输入端
    RD非:异步清除输入端
    LD:同步并行置入控制端

    74LS160 反馈法构成6进制计数器进行举例

    例1:反馈置0法
    在这里插入图片描述

    例2:直接清0法
    在这里插入图片描述

    在这里插入图片描述

    当计数器计到6 时(状态6出现时间极短),Q2和Q1均为1,使 为0,计数器立即被强迫回到0状态,开始新的循环。

    应用电路设计
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  • Verilog设计计数器(一)

    万次阅读 多人点赞 2018-08-09 13:21:36
    从最基础的计数器设计中,我们可以画个简要的模块。 这里的时钟是我们自己定义的,通过控制复位键,我们可以控制计数器模块的运作。 我们需要了解哪些是输入输出端口,这是Verilog设计中的重中之重。 通过模块...
    理解FPGA设计需要具体的流程框图,模块化设计。从最基础的计数器设计中,我们可以画个简要的模块。
    

    这里写图片描述

    这里的时钟是我们自己定义的,通过控制复位键,我们可以控制计数器模块的运作。
    我们需要了解哪些是输入输出端口,这是Verilog设计中的重中之重。
    通过模块我们可以知道,clk,rst_n这两个是输入端口,我们定义为input
    而输出的Q为输出端口,我们定义为output。
    举个例子,我们要设计一个计数到10自动清零的计数器,其Verilog代码如下:
    
        module counter
             input clk,rst_n;
             output [3:0] Q;
             always@(posedge clk or negedge rst_n)
           begin
                 if(!rst_n)
                      Q<=0;
                 else begin
                    if(Q<=10)
                         Q<=Q+1;
                    else
                         Q<=0;
                 end
           end

    其testbeach测试代码如下:

    `timescale 1ns/1ns
    module counter_tb();
         reg clk,rst_n;
         wire [3:0] Q;
    
         initial begin
         clk=0;
         forever #10 clk=~clk;
         end
    
         initial begin
         rst_n=0;
         #10 rst_n=1;
         end
    
     counter u1(
          .clk(clk),
          .rst_n(rst_n),
          .Q(Q));
     endmodule 
     笔者在起初学习Verilog数字系统设计时,也是很头痛这个计数器,自学了将近两周才明白了FPGA设计的深邃,一定要进行模块化设计,理清输入与输出端口,方能很轻松地设计出自己想要的模块。
    
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  • 计数器

    2019-12-24 23:10:49
    计算输入脉冲的数目叫做计数;具有计数功能的电路叫做计数器。...计数器的分类:同步计数器 和 异步计数器 同步计数器:所有的触发器共用一个脉冲源,被计数的脉冲就是这个时钟脉冲。 异步计数器: ...
    计算输入脉冲的数目叫做计数;具有计数功能的电路叫做计数器。

    计数器的分类:同步计数器 和 异步计数器

    同步计数器:所有的触发器共用一个脉冲源,被计数的脉冲就是这个时钟脉冲。
    异步计数器:

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  • 计数器的计数

    2018-09-26 09:54:11
    一、计数器的加一条件确定 一定要选择有效的加1条件,若要连续计数,那么一个时钟脉冲是无法作为加1条件去计数的。下面部分为不需要连续计数的普通计数器。 always @(posedge clk or negedge rst_n)begin if(rst...
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    2020-07-29 14:20:27
    计数器
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    2019-07-31 03:33:07
    body { font-family: 微软雅黑,"Microsoft YaHei", Georgia,Helvetica,Arial,sans-serif,宋体, PMingLiU,serif; font-size: 10.5pt; line-height: 1.5; } html, body { ... fo...
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    万次阅读 2017-10-20 17:46:17
    1.74161为十六进制计数器,设计十二进制计数器时1片就可以满足要求。 2.新建BDF文件及保存工程同前篇。 3.将所需要的元器件和引脚拖入区域内并完成连接,如图1所示   图1 十二进制计数器连接图 4.建立VWF文件,...
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    系统内置23个计数器,其中17个为序号计数器,6个为控制计数器。 序号计数器 序号计数器用于为各种文本元素生成序号。每个序号计数器的名称与为其排序的命令名或环境名相同(只有enumi等4个略有不同),如下图所示 ...
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