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Vivado设计套件,是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具把各类可编程技术结合在一起,能够扩展多达1 亿个等效ASIC 门的设计。 展开全文
Vivado设计套件,是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具把各类可编程技术结合在一起,能够扩展多达1 亿个等效ASIC 门的设计。
信息
开发商
赛灵思公司
软件名称
Vivado
软件类型
集成设计环境
软件功能
设计套件
主要特点
高度集成
发布时间
2012年
Vivado简介
专注于集成的组件——为了解决集成的瓶颈问题,Vivado 设计套件采用了用于快速综合和验证C 语言算法IP 的ESL 设计,实现重用的标准算法和RTL IP 封装技术,标准IP 封装和各类系统构建模块的系统集成,模块和系统验证的仿真速度提高了3 倍,与此同时,硬件协仿真性能提升了100倍。专注于实现的组件——为了解决实现的瓶颈,Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3 至15 倍,且为SystemVerilog 提供了业界最好支持的逻辑综合工具、速度提升4 倍且确定性更高的布局布线引擎,以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外,增量式流程能让工程变更通知单(ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理,同时确保性能不受影响。最后,Vivado 工具通过利用最新共享的可扩展数据模型,能够估算设计流程各个阶段的功耗、时序和占用面积,从而达到预先分析,进而优化自动化时钟门等集成功能。
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  • 1、Vivado 安装及其破解

    万次阅读 多人点赞 2018-11-19 19:54:13
    本博客纯粹为了今后实验室入坑小师弟们写的,也方便我交接砖头。 我开始做FPGA只是为了老板项目将FPGA做背光控制...所以我从一开始的Vivado安装步骤讲起。之前一直用ISE开发板,用经典的Spartan 6芯片做开发,所以...

    本博客纯粹为了今后实验室入坑小师弟们写的,也方便我交接砖头。

    我开始做FPGA只是为了老板项目将FPGA做背光控制器。当时发现单片机速度不够,又不能同时输出信号。现在入坑后发现FPGA功能强大,我简直在暴殄天物。为了今后复习的需要,加上听朋友说写博客有点意思,故开始写。

    但是讲究完整性。所以我从一开始的Vivado安装步骤讲起。之前一直用ISE开发板,用经典的Spartan 6芯片做开发,所以ISE安装就不讲了。从我现在学习的ZYNQ需要用到的Vivado安装开始说。

     

    看来Vivado不能跟ISE安装在同一路径下,开始为了图文件管理的方便就偷懒了,没有新建文件。

     

    安装过程:首先打开文件夹G:\FPGA_Learn\vivado\Xilinx_Vivado_SDK_2015.4_1118_2

    点击我的教程是用2015.4版本的,先安装这个,等之后学会了随便安装想要的版本。

    我不喜欢将软件装在C盘,所以我改为

    点安装后,就慢慢等待吧

     

    可以趁安装的时候看看书或者看看教程。。。。。。。。。。。。。。。

    听说Vivado现在是赛灵思公司全力推荐的不知道有多牛,看看比ISE强大了多少。

    看书看了快一个小时还没有装好。。。。实验室的老年机真的应该换新的了。最近在看鸟哥的私房菜,虽然是搞硬件的但也要会Linux。。。这样才能搬更多的砖

     

    弹出来个问题。。。。上网查查

    Visual C++没有装。。。点击修复还是卸载都没有用的

    可以安装DirectXRepair  修复后在打开

     

    之后就是破解

     

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  • 【强烈推荐】Vivado入门与提高(1~41)-高亚军

    万次阅读 多人点赞 2019-05-22 20:47:52
    Vivado入门与提高(1~41)-高亚军    这个教程应该是目前入门Vivado比较友好的入门教程了,所以本人花费了很长时间去收集视频和资料。如果对大家有用请多多支持,谢谢!   本课程详细介绍了Xilinx新一代开发...

    Vivado入门与提高(1~41)-高亚军

    在这里插入图片描述

       这个教程应该是目前入门Vivado比较友好的入门教程了,所以本人花费了很长时间去收集视频和资料。如果对大家有用请多多支持,谢谢!

      本课程详细介绍了Xilinx新一代开发平台Vivado的使用方法,分为两大部分:入门篇和提高篇;涵盖四大主题:设计流程,时序约束(XDC),设计分析和Tcl脚本的使用;附带多个工程Demo。把Vivado “IP Centric”的设计理念贯穿其中,通过Demo显示了Vivado的强大功能和与ISE的不同之处。

    资源截图(前几节的资源):
    在这里插入图片描述
    所有视频截图:
    在这里插入图片描述

    第一节、第二节及第三节视频的资源及全部的原版视频资源请在

    公众号:

    OpenFPGA

    后台回复:

    Vivado入门与提高

    在这里插入图片描述

    所有视频的链接如下(链接失效请留言):

    链接: https://pan.baidu.com/s/1TxpfD_peM_6CSqgcRprqfQ
    提取码: b7et

    已失效


    2019-5-22更新
    链接: https://pan.baidu.com/s/1BzmF4fLqd2PT_1bjlhksRQ
    提取码: h6ns





    第41讲 Tcl在Vivado中的应用(7):非工程模式下的设计流程管理

    第40讲 Tcl在Vivado中的应用(6):工程模式下的设计流程管理

    第39讲 Tcl在Vivado中的应用(5):使用Xilinx Tcl Store

    第38讲 Tcl在Vivado中的应用(4):嵌入自定义Tcl命令

    第37讲 Tcl在Vivado中的应用(3):使用Hook Script

    第36讲 Tcl在Vivado中的应用(2):定制报告

    第35讲 Tcl在Vivado中的应用(1):编辑网表

    第34讲 利用Vivado IP Integrator进行设计开发

    第33讲 功耗估计和优化

    第32讲 UltraFast设计方法学(11):时序收敛之10个时序收敛技巧

    第31讲 UltraFast设计方法学(10):时序收敛之时序约束基本准则

    第30讲 UltraFast设计方法学(9):理解实现策略

    第29讲 UltraFast设计方法学(8):在Vivado中使用设计规则检查

    第28讲 UltraFast设计方法学(7):如何管理IP约束

    第27讲 UltraFast设计方法学(6):定义时钟分组

    第26讲 UltraFast设计方法学(5):时序约束

    第25讲 UltraFast设计方法学(4):RTL代码风格(2)

    第24讲 UltraFast设计方法学(3):RTL代码风格(1)

    第23讲 UltraFast设计方法学(2):时钟

    第22讲 UltraFast设计方法学(1):初识UltraFast

    第21讲 综合后的设计分析(2):时序分析

    第20讲 综合后的设计分析(1):资源与扇出分析

    第19讲 约束的优先级

    第18讲 设置伪路径

    第17讲 设置多周期路径约束

    第16讲 虚拟时钟

    第15讲 设置输出延时约束

    第14讲 设置输入延时约束

    第13讲 创建基本时钟周期约束

    第12讲 时序分析中的基本概念和术语

    第11讲 与Vivado设计流程相关的一些技巧

    第10讲 输入/输出和时钟规划

    第9讲 编程与调试

    第8讲 Vivado里最常用的5个Tcl命令

    第7讲 增量实现

    第6讲 实现

    第5讲 综合的基本设置和综合属性

    第4讲 基于ModelSim的逻辑仿真(DEMO工程文件与第三讲一致!)

    第3讲 基于XSim的逻辑仿真

    第2讲 用三个DEMO讲解如何在设计中使用IP

    第1讲 Vivado设计流程及使用模式

    展开全文
  • Vivado 开发流程(手把手教学实例)(FPGA)

    万次阅读 多人点赞 2018-04-20 11:39:01
    新建工程打开Vivado软件,直接在欢迎界面点击Create New Project,或在开始菜单中选择File - New Project即可新建工程。点击Next输入工程名称和路径。选择RTL Project,勾选Do not specify......(这样可以跳过添加...

    新建工程
    打开Vivado软件,直接在欢迎界面点击Create New Project,或在开始菜单中选择File - New Project即可新建工程。

    点击Next


    输入工程名称和路径。


    选择RTL Project,勾选Do not specify......(这样可以跳过添加源文件的步骤,源文件可以后面再添加)。

    根据自己的开发板选择器件型号,可以直接通过型号进行搜索,例如Basys3开发板上的芯片型号为xc7a35tcpg236-1。如果不了解或者暂时不写进开发板,可以随便选一个型号,后面需要的时候再修改。



    点击Finish,项目新建完成。


    添加Verilog设计文件(Design Source)

    在Project Manager窗口中,选择Source子窗口,在空白处或任意文件夹上右击,选择Add Sources。

    选择Add or Create Design Sources,点击Next。

    点击Create File按钮,弹出的小窗口中输入文件名,点击OK。


    可以一次性新建或添加多个文件,最后点击Finish。


    稍后会弹出定义模块的窗口,也就是刚刚添加的test文件。可以在这里设置test模块的输入输出端口;或者直接点击OK,稍后再自行编写。


    点击OK后,如果弹出下面窗口直接点击Yes。


    test文件和对应的模块即创建完成,如图。


    添加Verilog仿真文件(Simulation Source)

    操作和上一步添加Verilog设计文件基本一致,唯一的区别是选择Add or Create Simulation Sources。我们新建一个名为simu的仿真文件。


    设计文件新建完成后,在Design Sources和Simulation Sources中都有,而仿真文件只会出现在Simulation Sources文件夹中。设计文件可以用于仿真,也可以用于最终烧写进开发板,而仿真文件仅用于仿真。


    编写代码
    打开test模块,编写代码实现一个简单的非门电路如下。
    module test(
    input in,
    output out
    );
    assign out = ~in;
    endmodule

    行为仿真(Behavioral Simulation)与Testbench
    为了验证代码是否正确,可以对代码进行行为仿真。我们给上面的test模块输入端in接入一个时钟信号,则输出端out就会产生一个电平相反的时钟信号。

    行为仿真时,输入信号可以使用Testbench编写。

    如果直接修改test模块,在其中添加Testbench代码,再进行仿真,是一种不太正确的做法。因为test模块是设计文件,后面可能会直接烧写进板子。进行仿真时添加了Testbench代码,之后再烧写进板子又得删掉Testbench代码,这样容易出现错误,而且操作起来也比较麻烦。尤其是接口数量多,内部比较复杂的模块。

    所以我们将Testbench代码全部写到仿真文件simu中,并在simu文件中调用test模块,从而进行仿真。

    编写仿真代码

    在simu模块中编写代码如下。
    module simu(
    );
    // testbench 时钟信号
    reg clk = 0;
    always #10 clk <= ~clk;
    // 输出信号
    wire out;
    // 调用test模块
    test mytest(clk, out);
    endmodule

    代码说明:

    reg clk = 0声明了一个reg信号,并赋初值为0。always #10 clk <= ~clk为testbench代码,让clk每隔10ns翻转一次,产生周期为20ns的时钟信号。wire out声明了一个wire信号,用于连接到test模块的输出。test mytest(clk, out)调用了前面写好的test模块,其中mytest是模块名称,这里的clk和out分别连接了mytest模块内部的in和out信号。

    这种写法类似于面向对象的编程语言中,对象的实例化,test为类名,而mytest为对象名称。同样,Verilog中调用模块时,可以实例化多个test对象。

    更多Testbench的写法请上网搜索相关资料。

    行为仿真

    右击simu模块,选择Set as Top,将simu模块设置为仿真时的顶层模块。顶层模块类似于C编程时的入口函数,即main函数。main`函数可以调用其他子函数;类似的,顶层模块可以调用其他模块。

    在Flow Navigator窗口中点击Run Simulation - Run Behavioral Simulation;或者在菜单中选择Flow - Run Simulation - Run Behavioral Simulation,即可启动行为仿真。




    操作技巧

    双击图中右侧的Untitled 2标签,可以最大化仿真波形窗口。在波形窗口按住Ctrl键并滚动鼠标滚轮,可以横向缩放波形;按住Shift并滚动鼠标滚轮,可以横向平移波形。

    如图,可以看出clk为周期20ns的时钟信号,而out和clk的电平始终相反,即test模块中的非门工作正确。

    在Behavioral Simulation窗口中的Scopes子窗口,根据模块调用关系选中mytest,在右侧的Objects窗口即可看到test模块中所有的信号(包括内部信号,即没有写到模块声明语句module(a,b,c)括号中的信号)。

    右击信号,选择Add To Wave Window,可将波形添加到右侧的仿真波形窗口,保存仿真文件,再次仿真时就可以看到该信号的波形。


    对于一些输出数字信号波形的情况,例如让reg [7:0] sine_out输出正弦波,仿真后右击信号,选择Waveform Style - Analog,即可以波形的形式查看信号。如图显示的就是正弦波信号(注意这里信号本身还是数字信号,并不是模拟信号,只是用软件显示出了其幅值随时间变化的波形)。


    对于多位信号例如wire [7:0] p,默认使用二进制形式显示,可以根据需要修改。例如右击选择Radix - Unsigned Decimal即可设置为无符号十进制显示,如图。


    请多多指教!

    ##### 转载请注明出处 https://blog.csdn.net/Gentleman_Qin/article/details/80016273 #####




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  • vivado使用方法

    万次阅读 多人点赞 2018-11-13 11:05:18
    首先打开vivado2017.4  点击create project  点击next  为新建的工程起名字,路径和名字都不要有中文  起好名字后点击next  起好名字后点击next  选择RTL project,勾选do not specify sources at this time...

    一、新建工程 
    首先打开vivado2017.4 
     

    点击create project 

    点击next 

    为新建的工程起名字,路径和名字都不要有中文 
    起好名字后点击next 

    起好名字后点击next 

    选择RTL project,勾选do not specify sources at this time,表示以后再配置资源文件 
    选好了之后点击next 

    输入你的FPGA板的型号,我的是xc7a100tcsg424 

    然后点击next 

    finish之后,如图所示,可以配置语言,这里选择的是VHDL 

    然后我们开始新建/添加文件,点击+ 
     

     

    选择add or create design sources 


     


     
     
    双击你所建立的source之后,就可以开始写程序了 
    二、写程序 

     

    在这里我提供一个简单的程序

    library IEEE; 
    use IEEE.STD_LOGIC_1164.ALL;

    entity test is 
    Port ( 
    led:out std_logic; 
    switch:in std_logic 
    ); 
    end test;

    architecture Behavioral of test is

    begin 
    process(switch) 
    begin 
    if switch=’1’ then 
    led<=’1’; 
    else 
    led<=’0’; 
    end if; 
    end process;

    end Behavioral; 
     

    然后我们开始写仿真程序 
    同样建立一个仿真文件 
     

    仿真文件的命名通常为test_bench 
     
    这里我也提供对应的仿真程序,以供参考

     

    library IEEE; 
    use IEEE.STD_LOGIC_1164.ALL;

    entity test_bench is 
    end test_bench;

    architecture Behavioral of test_bench is 
    component test port( 
    led :out std_logic; 
    switch:in std_logic); 
    end component; 
    signal led:std_logic:=’0’; 
    signal switch:std_logic:=’0’; 
    begin 
    dut:test port map( 
    led=>led,switch=>switch 
    ); 
    process 
    begin 
    switch<=’1’; 
    wait for 10ms; 
    switch<=’0’; 
    wait for 10ms; 
    end process; 
    end Behavioral;
    写完之后点击保存 

    三、仿真 
    然后开始仿真 
     
     
    仿真界面的上方有三个键:a是重新开始仿真,b是开始仿真直到点击break(F5),c是仿真指定的时间,

    我这里设置的是100ms 
     
    点击红色圆圈里的是看到所有仿真波形 

    仿真波形没有错误,开始综合 
    四、综合 
    点击 run synthesis,等待一段时间 
     
    跳出一个对话框,点击cancel 
    六、约束 

    如果你没有现成的约束文件,就自己约束了 
    先点击 open synthsized design 
     

    打开开发板的使用指南 

    例如:我想约束为 
    led对应LD0(H17) 

    switch对应switch0(J15) 

    约束之后,保存CTRL+S,跳出来对话框,点击确定 
    然后为约束文件命名 
     
    然后重新执行综合 
    七、实现以及生成二进制文件 
    实现 
     
    生成二进制文件 
     
    然后 open hardware manager 
    点击open target 
    点击device program 
    程序下载完毕后观察实验现象 
    --------------------- 
    作者:qq_40033089 
    来源:CSDN 
    原文:https://blog.csdn.net/qq_40033089/article/details/82693492 
    版权声明:本文为博主原创文章,转载请附上博文链接!

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