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  • 看懂时序

    万次阅读 2018-10-08 11:16:56
    一、时序图  时序图是一种强调时间顺序的交互图,在时序图中,首先把参与交互的对象放在图的上方,沿X轴方向排列。通常把发起交互的对象放在左边,较下级对象依次放在 右边,然后把这些对象发送和接受的消息沿Y轴...

    一、时序图

         时序图是一种强调时间顺序的交互图,在时序图中,首先把参与交互的对象放在图的上方,沿X轴方向排列。通常把发起交互的对象放在左边,较下级对象依次放在 右边,然后把这些对象发送和接受的消息沿Y轴方向按时间顺序从上到下放置。这样就提供了控制流随着时间推移的清晰的可视化轨迹。

    纵向是时间轴,横轴是对象,对象的生命周期沿竖线向下延伸

    二、时序图元素

    1、角色

       系统角色,可以是人、及其甚至其他的系统或者子系统

    2、对象

    对象包括三种命名方式:

      第一种方式包括对象名和类名;

      第二中方式只显示类名不显示对象名,即表示他是一个匿名对象;

      第三种方式只显示对象名不显示类明。

    3、生命线

     生命线在顺序图中表示为从对象图标向下延伸的一条虚线,表示对象存在的时间,如下图

    4、控制焦点

    控制焦点是顺序图中表示时间段的符号,在这个时间段内对象将执行相应的操作。用小矩形表示

    5、消息

    同步消息  实线+加粗箭头

    异步消息 实线+箭头

    返回消息 虚线+箭头

    消息一般分为同步消息(Synchronous Message),异步消息(Asynchronous Message)和返回消息(Return Message).如下图所示:

    同步消息=调用消息(Synchronous Message)(消息的发送者发送完了 只能等待接受者)

      消息的发送者把控制传递给消息的接收者,然后停止活动,等待消息的接收者放弃或者返回控制。用来表示同步的意义。

     

      异步消息(Asynchronous Message)(消息的发送者发送完了 可以继续活动)

      消息发送者通过消息把信号传递给消息的接收者,然后继续自己的活动,不等待接受者返回消息或者控制。异步消息的接收者和发送者是并发工作的。

     

      返回消息(Return Message)

      返回消息表示从过程调用返回

    6、自关联消息

    表示方法的自身调用以及一个对象内的一个方法调用另外一个方法

    7、时序图实例:

     

     8、时序图和协作图是可以相互转化的,只要按F5就可以轻松转化。

       

    原文:http://blog.csdn.net/ggibenben1314/article/details/8572431

    中央控制序列图

    分布控制序列图

                                

    范例:[自调用、调用、创建、销毁、自销毁、同步、异步消息]

                             

    循环与条件:[loop 、alt、 opt、 guard警戒]

                     

    原文:http://blog.csdn.net/tanxiang21/article/details/8222188

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  • 时序

    2005-12-19 14:48:00
    CPU要能正确的进行运算,必须要给它一个"时序"讯号,它的原理就好象一群小朋友排队走,排第一个的要喊:1-2,1--2的口令,这样大家的步伐才会一致。这种一个口令一个动作的指令,就是时序信号的责任,这样处理的资料才不会乱...
    CPU要能正确的进行运算,必须要给它一个"时序"讯号,它的原理就好象一群小朋友排队走,排第一个的要喊:1-2,1--2的口令,这样大家的步伐才会一致。这种一个口令一个动作的指令,就是时序信号的责任,这样处理的资料才不会乱掉。

    转载于:https://www.cnblogs.com/freebye/archive/2005/12/19/300153.html

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  • 关于读懂时序图写时序

    千次阅读 2019-03-14 14:46:32
    我们知道,时序图分为理想时序图和实际工作时序图。理想时序忽略了实际高低电平转换时间,而我们实际写程序过程中更希望看到的是实际工作时序图,更清晰明确。 图1 理想时序与实际时序 物理时序图只要保持操作...

    我们知道,时序图分为理想时序图和实际工作时序图。理想时序忽略了实际高低电平转换时间,而我们实际写程序过程中更希望看到的是实际工作时序图,更清晰明确。
    在这里插入图片描述
    图1 理想时序与实际时序
    物理时序图只要保持操作顺序上的一致性即可。下面我们以8080总线和某spi、IIC总线为例来说明如何通过时序图写逻辑时序:
    1.下面是某lcd基于8080总线的读写时序:
    在这里插入图片描述
    其实这个图主要就是区分WR写控制线和数据线的顺序问题了。根据操作顺序,先将NCE片选拉低,然后命令/数据控制线RS置响应位,WR先置低,然后D数据线输出,WR再拉高即可。查看>=0ns为WR置高后至少数据D保持之间,显然,单片机写完数据口是一直保持的,满足条件。因此写逻辑时序即:
    {
    NCE 拉低;
    RS置响应位;
    WR低;
    D数据输出;
    WR高;
    }
    关于读懂时序图写时序
    8080读时序主要也是区分RD与数据D的操作先后顺序问题,前面一个<=1ns是指RD置低后在1ns内D数据口的数据就已经是有效数据了,也就是意味着只要RD指令与后面接着的读数据指令间隔大于1ns就能准备独缺数据!!(换种情况比如这里是<=20us,而我们32输入采样为13ns,那么你这就应当在RD与读取值之间加个延时来保证读到的是有效值了)这里的后面第二个<=1ns是指在RD为高电平期间,D口在1ns内之前必须读完。注意对于读时序来说D整个时间是表示数据口可读有效数据时间段(也就是输入数据维持时间),因此在这个时间段内任意时间读取数据都是正确的。这就是说RD置低后,接着我们数据口置为输入,只要在RD再置高后1ns之前的时间段内读取值均为有效的!因此读时序可以这样写:
    {
    NCE片选拉低;
    RS根据需求置位;
    RD置低;
    D读取数据;
    RD置高;
    }

    2.下面是某OLED 4线spi模式下时序图
    关于读懂时序图写时序
    这个也很简单,主要是看数据位SDIN与时钟SCLK的关系,即写时序为
    {
    SCLK置低;
    SDIN 某bit位输出;
    SCLK置高;
    }
    3.下图是IIC的时序图,这里只讲数据传输部分为例 ,我们看到是时钟先置低,数据传输
    关于读懂时序图写时序
    {
    SCL置低;
    SDA数据位传输;
    SCL置高
    }

    对应时钟和数据的时序关系:
    我们关心的是有效时间段内时序的变化,即导致数据锁存的上升沿或下降沿段与数据的关系。保证保持时间连续稳定且达到要求。

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  • 时序分析

    千次阅读 2013-03-13 02:39:19
    何谓静态时序分析(Static Timing Analysis,简称STA) 它可以简单的定义为:设计者提出一些特定的时序要求(或者说是添加特定的时序约束),套用特定的时序模型,针对特定的电路进行分析。分析的最终结果当然是要求...

    何谓静态时序分析(Static Timing Analysis,简称STA)

    它可以简单的定义为:设计者提出一些特定的时序要求(或者说是添加特定的时序约束),套用特定的时序模型,针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。

    下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我们的系统要求这个信号在FPGA内部的延时不能超过15ns,而开发工具在执行过程中找到了如图4.1所示的一些可能的布局布线方式。那么,怎样的布局布线能够达到我们的要求呢?仔细分析一番,发现所有路径的延时可能为14ns、14ns、16ns、17ns、18ns,有两条路径能够满足要求,布局布线就会选择满足要求的两条路径之一。




    图1.静态时序分析模型

    因此,有些说法是错误的,不分什么情况就说时序不收敛,其实在不加约束的情况下谈时序约束是没有意义的。

    附加约束的基本作用:

    1.提高设计的工作频率

    对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。

    2.获得正确的时序分析报告

    几乎所有的FPGA设计平台都包含静态时序分析工具,利用这类工具可以获得映射或布局布线后的时序分析报告,从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具输出正确的时序分析报告。

    3.指定FPGA/CPLD引脚位置与电气标准

    FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行,而不必等FPGA/CPLD引脚位置完全确定,从而节省了系统开发时间。这样,电路板加工完成后,设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束,使FPGA/CPLD与电路板正确连接。另外通过约束还可以指定IO引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展,Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、PCIX、SSTL、ULVDS等丰富的IO接口标准。另外通过区域约束还能在FPGA上规划各个模块的实现区域,通过物理布局布线约束,完成模块化设计等。

    静态时序分析中使用的各个模型分析:

    1.周期(PERIOD)的含义

    周期的含义是时序中最简单也是最重要的含义,其它很多时序概念会因为软件商不同略有差异,而周期的概念确是最通用的,周期的概念是FPGA/ASIC时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的,很多其它时序公式,可以用周期公式推导。周期约束是一个基本时序和综合约束,它附加在时钟网线上,时序分析工具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题,如果相邻同步元件时钟相位相反,那么它们之间的延迟将被默认限制为PERIOD约束值的一半。如下图所示。




    图2.周期定义

    时钟的最小周期为:

    TCLK = TCKO +TLOGIC +TNET +TSETUP -TCLK_SKEW
    TCLK_SKEW =TCD1 -TCD2 (稳定时为负的)

    其中TCKO为时钟输出时间,TLOGIC为同步元件之间的组合逻辑延迟,TNET为网线延迟,TSETUP为同步元件的建立时间,TCLK_SKEW为时钟信号TCD2和TCD1延迟的差别。

    2.关于输入到达时间




    图3.输入到达时间示意图

    定义的含义是输入数据在有效时钟沿之后的TARRIVAL时刻到达。则,

    TARRIVAL=TCKO+TOUTPUT+TLOGIC (1)

    根据上面介绍的周期(Period)公式,我们可以得到:

    Tcko+Toutput+Tlogic+Tinput+Tsetup-Tclk_skew=Tclk; (2)

    将公式1代入公式2: Tarrival+Tinput+Tsetup-Tclk_skew=Tclk, 而Tclk_skew满足时序关系后为负,所以

    TARRIVAL +TINPUT+TSETUP<TCLK p=""

    这就是Tarrival应该满足的时序关系。其中TINPUT为输入端的组合逻辑、网线和PAD的延迟之和,TSETUP为输入同步元件的建立时间。

    3.数据延时和数据到达时间的关系




    图4.数据延时和数据到达时间的关系

    TDELAY为要求的芯片内部输入延迟,其最大值TDELAY_MAX与输入数据到达时间TARRIVAL的关系如上图所示。也就是说:

    TDELAY_MAX+TARRIVAL=TPERIOD (4)

    所以:

    TDELAY[td]

    4.要求输出的稳定时间

    从下一级输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来,根据这个数据对设计输出端的逻辑布线进行约束,以满足下一级的建立时间要求,保证下一级采样的数据是稳定的。计算要求的输出稳定时间如下图所示:




    图5.要求的输出稳定时间示意图

    公式的推导如下:

    定义: TSTABLE = TLOGIC +TINPUT +TSETUP

    从前面介绍的周期(Period)公式,可以得到(其中TCLK_SKEW=TCLK1-TCLK2):

    TCLK=TCKO+TOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW

    将TSTABLE的定义代入到周期公式,可以得到:

    TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW

    所以:TCKO +TOUTPUT+TSTABLE<TCLK p=""

    这个公式就是TSTABLE必须要满足的基本时序关系,即本级的输出应该保持怎么样的稳定状态,才能保证下级芯片的采样稳定。有时我们也称这个约束关系是输出数据的保持时间的时序约束关系。只要满足上述关系,当前芯片输出端的数据比时钟上升沿提早TSTABLE 时间稳定下来,下一级就可以正确地采样数据。其中TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和,TCKO为同步元件时钟输出时间。

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